《數(shù)字系統(tǒng)設(shè)計(jì)》總復(fù)習(xí)題

1、數(shù)字系統(tǒng)設(shè)計(jì)復(fù)習(xí)題、選擇題1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在。A.實(shí)體中B.結(jié)構(gòu)體中C.任何位置D.進(jìn)程體2. 描述項(xiàng)目具有邏輯功能的是。A.實(shí)體B.結(jié)構(gòu)體C.配置D.進(jìn)程3. 關(guān)鍵字ARCHITECTUR義的是。A.結(jié)構(gòu)體B.進(jìn)程C.實(shí)體D.配置4. MAXPLUSII中編譯VHD酶程序時(shí)要求。A.文件名和實(shí)體可以不同名B.文件名和實(shí)體名無(wú)關(guān)C.文件名和實(shí)體名要相同D.不確定5. 1987標(biāo)準(zhǔn)的VHD用言對(duì)大小寫(xiě)是。A.敏感的B.只能用小寫(xiě)C.只能用大寫(xiě)D.不敏感6 .關(guān)于1987標(biāo)準(zhǔn)的VHDLf言中，標(biāo)識(shí)符描述正確的是。A.必須以英文字母開(kāi)頭B.可以使用漢字開(kāi)頭C.可以使用數(shù)字開(kāi)頭D.任

2、何字符都可以7 .關(guān)于1987標(biāo)準(zhǔn)的VHDLi吾言中，標(biāo)識(shí)符描述正確的是。A.下劃線(xiàn)可以連用B.下劃線(xiàn)不能連用C.不能使用下劃線(xiàn)D.可以使用任何字符8 .符合1987VHD曲準(zhǔn)的標(biāo)識(shí)符是。A.A_2B.A+2C.2AD.229 .符合1987VHD曲準(zhǔn)的標(biāo)識(shí)符是。A.a_2_3B.a_2C.2_2_aD.2a10 .不符合1987VHD曲準(zhǔn)的標(biāo)識(shí)符是。A.a_1nB.a_in_2C.2_aD.asd_111.不符合1987VHD曲準(zhǔn)的標(biāo)識(shí)符是。A.a2b2B.a1b1C.ad12D.%5012. VHDLf言中變量定義的位置是。A.實(shí)體中中任何位置B.實(shí)體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)

3、體中特定位置13. VHDL吾言中信號(hào)定義的位置是。A.實(shí)體中任何位置B.實(shí)體中特定位置C.結(jié)構(gòu)體中任何位置D.結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫(xiě)在。A.實(shí)體中B.進(jìn)程中C.線(xiàn)粒體D.種子體中15. 變量和信號(hào)的描述正確的是。A.變量賦值號(hào)是:=B.信號(hào)賦值號(hào)是:=C.變量賦值號(hào)是v=D.二者沒(méi)有區(qū)別16.變量和信號(hào)的描述正確的是B. 信號(hào)可以帶出進(jìn)程A. 變量可以帶出進(jìn)程17.關(guān)于VHDLB據(jù)類(lèi)型，正確的是A.運(yùn)算C. 數(shù)據(jù)類(lèi)型相同或相符就可以運(yùn)算18. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是A. 4.2B. 3C. 119. 下面數(shù)據(jù)中屬于位矢量的是A. 4.2B. 3C. 120.關(guān)于VHDLB

4、據(jù)類(lèi)型，正確的是A.C. 用戶(hù)可以定義任何類(lèi)型的數(shù)據(jù)21. 可以不必聲明而直接引用的數(shù)據(jù)類(lèi)型是C. 信號(hào)不能帶出進(jìn)程D.二者沒(méi)有區(qū)別。數(shù)據(jù)類(lèi)型不同不能進(jìn)行運(yùn)算B.數(shù)據(jù)類(lèi)型相同才能進(jìn)行D. 運(yùn)算與數(shù)據(jù)類(lèi)型無(wú)關(guān)。D.“11011”。E. “11011”。用戶(hù)不能定義子類(lèi)型B.用戶(hù)可以定義子類(lèi)型D.前面三個(gè)答案都是錯(cuò)誤的A.STD_LOGICB.STD_LOGIC_VECTORC.BIT笠面三個(gè)答案都是錯(cuò)誤的22. STD_LOGIG_116中定義的高阻是字符。A.XB.xC.zD.Z23. STD_LOGIG_116中字符H定義的是。A.弱信號(hào)1B.弱信號(hào)0C.沒(méi)有這個(gè)定義D.初始值24. 使用S

5、TD_LOGIG_116使用的數(shù)據(jù)類(lèi)型時(shí)。A.可以直接調(diào)用B.必須在庫(kù)和包集合中聲明C.必須在實(shí)體中聲明D.必須在結(jié)構(gòu)體中聲明25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說(shuō)法是。A.任何數(shù)據(jù)類(lèi)型都可以通過(guò)轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B.只有特定類(lèi)型的數(shù)據(jù)類(lèi)型可以轉(zhuǎn)化C.任何數(shù)據(jù)類(lèi)型都不能轉(zhuǎn)化D.前面說(shuō)法都是錯(cuò)誤的26. VHDLH算符優(yōu)先級(jí)的說(shuō)法正確的是。A.邏輯運(yùn)算的優(yōu)先級(jí)最高B.關(guān)系運(yùn)算的優(yōu)先級(jí)最高C.邏輯運(yùn)算的優(yōu)先級(jí)最低D.關(guān)系運(yùn)算的優(yōu)先級(jí)最低27. VHDLH算符優(yōu)先級(jí)的說(shuō)法正確的是。A.NOT的優(yōu)先級(jí)最高B.AND和NOTH于同一個(gè)優(yōu)先級(jí)C.NOT的優(yōu)先級(jí)最低D.前面的說(shuō)法都是錯(cuò)誤的28. VHDLH算符優(yōu)先級(jí)的

6、說(shuō)法正確的是。A.括號(hào)不能改變優(yōu)先級(jí)B.不能使用括號(hào)C.括號(hào)的優(yōu)先級(jí)最低D.括號(hào)可以改變優(yōu)先級(jí)29. 女口果a=1,b=0，則邏輯表達(dá)式(aANDb)OR(NOTbANDa)的值是A.0B.1C.2D.不確定30. 關(guān)于關(guān)系運(yùn)算符的說(shuō)法正確的是。A.不能進(jìn)行關(guān)系運(yùn)算B.關(guān)系運(yùn)算和數(shù)據(jù)類(lèi)型無(wú)關(guān)C.關(guān)系運(yùn)算數(shù)據(jù)類(lèi)型要相同D.前面的說(shuō)法都錯(cuò)誤31. 轉(zhuǎn)換函數(shù)TO_BITVECTOR(A勺功能是。A.將STDLOGIC_VECTOR為BIT_VECTORB.將REAL轉(zhuǎn)換為BIT_VECTORC.將TIME轉(zhuǎn)換為BIT_VECTORD.前面的說(shuō)法都錯(cuò)誤32. VHDL中順序語(yǔ)句放置位置說(shuō)法正確的是。A

7、.可以放在進(jìn)程語(yǔ)句中B.可以放在子程序中C. 不能放在任意位置D. 前面的說(shuō)法都正確33. 不屬于順序語(yǔ)句的是A.IF語(yǔ)句LOOPf句C.PROCESSg句D.CASEf句34. 正確給變量X賦值的語(yǔ)句是。A.X=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正確35. EDA的中文含義是。A.電子設(shè)計(jì)自動(dòng)化B.計(jì)算機(jī)輔助計(jì)算C.計(jì)算機(jī)輔助教學(xué)D.計(jì)算機(jī)輔助制造36. 可編程邏輯器件的英文簡(jiǎn)稱(chēng)是。A.FPGAB.PLAC.PALD.PLD37. 現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱(chēng)是。A.FPGAB.PLAC.PALD.PLD38. 基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是A.FLASH

8、B.EEROMC.SRAMD.PROM39. 在EDA中，ISP的中文含義是。A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程C.沒(méi)有特定意義D.使用編程器燒寫(xiě)PLD芯片40. 在EDA中，IP的中文含義是A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程C.沒(méi)有特定意義D.知識(shí)產(chǎn)權(quán)核41. EPF10K20TC144-4M有多少個(gè)管腳A.144個(gè)B.84個(gè)C.15個(gè)D.不確定42. EPF10K20TC144-湍件，如果X的值越小表示A.器件的工作頻率越小B.器件的管腳越少C.器件的延時(shí)越小D.器件的功耗越小43. 如果a=1,b=1，則邏輯表達(dá)式(aXOFb)OR(NOTbANDa)的值是A.0B.1C.2D.不確定44. 執(zhí)行下

9、列語(yǔ)句后Q的值等于。SIGNALE:STD_LOGIC_VECTOR(2TO5);SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);E1,4=O,OTHERS=T);QE(2),4=E(3),5=1,7=E(5),OTHERS=E(4);A.“11011011”B.“00101101”C.“11011001”D.“00101100”45. VHDL本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDLsyntaxerror:signaldeclarationmusthave;,butfoundbegininstead.其錯(cuò)誤原因是A.信號(hào)聲明缺少分號(hào)。B.錯(cuò)將設(shè)計(jì)文件存入了根

10、目錄，弁將其設(shè)定成工程。C.設(shè)計(jì)文件的文件名與實(shí)體名不一致。D.程序中缺少關(guān)鍵詞。46. VHDL本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpression_rvaluelength其錯(cuò)誤原因是。A.表達(dá)式寬度不匹配。B.錯(cuò)將設(shè)計(jì)文件存入了根目錄，弁將其設(shè)定成工程。C.設(shè)計(jì)文件的文件名與實(shí)體名不一致。D.程序中缺少關(guān)鍵詞。47. MAX+PLUSII的設(shè)計(jì)文件不能直接保存在。A.硬盤(pán)B.根目錄C.文件夾D.工程目錄48. MAXPLUS IIA. ALTERAC. LATTICE49. M

11、AXPLUS IIA.文本輸入C.波形輸入是哪個(gè)公司的軟件B.ATMELD.XILINX不支持的輸入方式是B.原理圖輸入D.矢量輸入50. MAXPLUSII中原理圖的后綴是A.DOCB.GDFC.BMPD.JIF51.在一個(gè)VHD及計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類(lèi)型為std_logic_vector,試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的。A. idata=00001111”；B. idata=b0000_1111”；C. idata=XABD. idata=B21；52 .在VHDL吾言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是。A.ifclkeventandclk=1thenB.iffalling_

12、edge(clk)thenC.ifclkeventandclk=0thenD.ifclkstableandnotclk1then53 .下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)的描述中，那一種說(shuō)法是不正確的。A.原理圖輸入設(shè)計(jì)方法直觀(guān)便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C.原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。54.數(shù)據(jù)類(lèi)型為面哪個(gè)賦值語(yǔ)句是正確的A. idata:=32;B. idata=16#A0#;C. idatasetprojecttocurrentfileB.assignpi

13、n/locationchipC.nodeenternodefromSNFD.filecreatedefaultsymbol61.在EDA1具中，能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱(chēng)D. 下載器A.仿真器B.綜合器C.適配器62. VHD戊本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:CantopenVHDL“WOKR其錯(cuò)誤原因是。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成.tdf，而非.vhd。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。作用63. 在VHD聞CASE語(yǔ)句中，條件句中的“=不是操作符號(hào)，它只相當(dāng)于A(yíng).IFB.THEN

14、C.ANDD.OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令。A.filesetprojecttocurrentfileBnodeenternodefromSNFC.assignpin/locationchipD.filecreatedefaultsymbol65. 下列關(guān)于信號(hào)的說(shuō)法不正確的是。A.信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。B. 信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名。A.ORB.V

15、ARIABLEC.SIGNALD.OUT167. VHD戊本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:mux21.tdf:TDFsyntaxerror.其錯(cuò)誤原因是。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成.tdf而非.vhd。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說(shuō)法正確的是。A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)S延時(shí)。C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名NULj。C. CASE吾句中的

16、選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語(yǔ)句出現(xiàn)D. CASE吾句執(zhí)行必須選中，且只能選中所列條件語(yǔ)句中的一條。A.=:B.=C. =70 . VHDL中，為目標(biāo)變量賦值符號(hào)是71 .在VHDL中,可以用語(yǔ)句A. clock eve ntC. clock= OD.:=表示檢測(cè) clock 下降沿。B. clock event and clock= 1D. clock event and clock= O72. 在VHD聞FOR_LO畫(huà)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于量，事先聲明。A. 必須B. 不必C. 其類(lèi)型要 D. 其屬性要LOO骷句的局部73.語(yǔ)句” FOR I IN 0 TO

17、 7 LOOP ”定義循環(huán)次數(shù)為A.8B.7 C.OD.1在VHDL中, 次。74.組成的。A. 順序B. 順序和并行C. 并行在VHDL中，PROCE躇構(gòu)內(nèi)部是由 語(yǔ)句D.任何75.A.Creat Default Symbol執(zhí)行MAX+PLUSII的 命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真。B.CompilerC.SimulatorD.P rogrammer76.A. 順序B.順序和并行C.并行在VHDL中，PROCES身是 語(yǔ)句D. 任何A.gdfB.scfC.sysD.tdf77 .下面哪一個(gè)是VHDL中的波形編輯文件的后綴名78 .在元件例化語(yǔ)句中，用符號(hào)實(shí)現(xiàn)名稱(chēng)映射，將例化元件端口聲明語(yǔ)句

18、中的信號(hào)與PORTMA()中的信號(hào)名關(guān)聯(lián)起來(lái)。A.=B.:=C.再加敏感信號(hào)，否則則79 .在VHDL中，含WAIT語(yǔ)句的進(jìn)程PROCE的括弧中是非法的。A. 可以B. 不能C.必須D.有時(shí)可以80 .在MAX+PLUSIIB成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用A.綜合B.編譯C.仿真D.被高層次電路設(shè)計(jì)調(diào)用81 .在MAX+PLUSI比具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計(jì)文件是否正確的過(guò)程稱(chēng)為。A.編輯B.編譯C.綜合D.編程82 .VHDL本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDLDesignFile“

19、mux21mustcontainanentityofthesamename其錯(cuò)誤原因是。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成.tdf而非.vhdB. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。83 .執(zhí)行下列語(yǔ)句后Q的值等于。SIGNALE:STD_LOGIC_VECTOR(2TO5);SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);EO,4=O,OTHERS=1);qe(2),4=e(3),5=1,7=e(5),others=e(4);A.“11011011”B.“00110100C.“11011001”D.“00

20、10110084 .綜合是ED峻計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，是錯(cuò)誤的。A.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的。D. 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)；D.16#E#E185 .關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中數(shù)值最小的一個(gè):A.2#1111_1110#B.8#276#C.10#17

21、0#86 .以下對(duì)于進(jìn)程PROCES勺說(shuō)法，正確的是：A. 進(jìn)程之間可以通過(guò)變量進(jìn)行通信B. 進(jìn)程內(nèi)部由一組并行語(yǔ)句來(lái)描述進(jìn)程功能C. 進(jìn)程語(yǔ)句本身是并行語(yǔ)句D. 一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯87 .進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是A. 按順序完成；B. 比變量更快完成；C. 在進(jìn)程的最后完成；D. 以上都不對(duì)。88.請(qǐng)找出以下數(shù)字中最大的一個(gè)：關(guān)于VHDL中的數(shù)字,A. 2#1111_1110#B. 8#276#C. 0#170#D. 6#E#E189.VHDL吾言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述。A. 器件外部特性；B.

22、器件的內(nèi)部功能；C. 器件的綜合約束；E.器件外部特性與內(nèi)部功能。90.是不合法的標(biāo)識(shí)符。A.StateOB.9moonC.Not_Ack_0D.signail在VHD葉，IF表達(dá)式構(gòu)成。D. INTEGER91.語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由A.BITB.STD_LOGICC.BOOLEAN不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。92 .在VHDL中A.信號(hào)B.常量C.數(shù)據(jù)D.變量93 .在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用符號(hào)A.=:B.=C.:=D.=94 .在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)A.設(shè)計(jì)實(shí)體B.結(jié)構(gòu)體C.輸入D.輸出95 .執(zhí)行下列語(yǔ)句后Q的值等于SI

23、GNALE:STD_LOGIC_VECTOR(2TO5);SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);E1,4=1,OTHERS=O);qe(2),4=e(3),5=1,7=e(5),others=e(4);A.“11011011”B.“00110100C.“11011001”D.“00101100STD_LOGIC勺數(shù)據(jù)類(lèi)型中是96 .在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位用表示的。A.小寫(xiě)字母和數(shù)字B.大寫(xiě)字母數(shù)字C.大或小寫(xiě)字母和數(shù)字D.全部是數(shù)字命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。C.compiler D.timing analyzer97 .執(zhí)行

24、MAX+PLUSII的A.createdefaultsymbolB.simulator98.在VHDL中，條件信號(hào)賦值語(yǔ)句A.并行和順序B.順序C.WHEN_ELSI于并行D.不存在的語(yǔ)句。99.在VHD聞IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGI0F種邏輯值。A.2B.3C.9D.8100. 一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序成為。A.設(shè)計(jì)輸入B.設(shè)計(jì)輸出C.設(shè)計(jì)實(shí)體D.設(shè)計(jì)結(jié)構(gòu):、填空題(1) 在下面橫線(xiàn)上填上合適的vhdl關(guān)鍵詞，完成2選1多路選擇器的設(shè)計(jì)。libraryieee;useieee.std_logic_1164.all;m

25、ux21isport(sel:instd_logic;a,b:instd_logic;q:outstd_logic);endmux21;bhvofmux21isbeginq=awhensel=1elseb;endbhv;(2) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成bcd-7段led顯示譯碼器的設(shè)計(jì)。libraryieee;useieee.std_logic_1164.all;entitybcd_7segisport(bcd_led:instd_logic_vector(3downto0);ledseg:outstd_logic_vector(6downto0);endbcd_7seg;archit

26、ecturebehaviorofbcd_7segised=0001 thenbeginprocess(bcd_led)ifbcdl_led=0000thenledseg=0111111;elsifbedledseg=0000110;elsifbcd_led=0010thenledseg=elsifbcd_led=0011thenledseg=1001111;elsifbcd_led=0100thenledseg=1100110;elsifbcd_led=0101thenledseg=1101101;elsifbeded=0110thenledseg=1111101;elsifbeded=011

27、1thenledseg=0000111;elsifbeded=1000thenledseg=1111111”;elsifbeded=1001thenledseg=1101111;elseledseg=endif;endprocess;endbehavior;（三）在下面橫線(xiàn)上填上合適的語(yǔ)句，完成數(shù)據(jù)選擇器的設(shè)計(jì)。libraryieee;useieee.std_logic_1164.all;entitymux16isport(dO,d1,d2,d3:instd_logic_vector(15downto0);sel:instdogic_vector(downto0);end;y:outstd_l

28、ogic_vector(15downto0);architectureoneofmux16isbeginwithselecty=dOwhen00,diwhen01,end;d2d3when10,whenjk觸發(fā)器的設(shè)計(jì)。inputoutputpsetclrclk廠(chǎng)kq|01xkI|1|10xkI10I00xx|k1|不定11上升沿01f11I011上升沿門(mén)1|01|111上升沿11|11|翻轉(zhuǎn)|11上升沿01bl|保持（四）在下面橫線(xiàn)上填上合適的語(yǔ)句，完成說(shuō)明：設(shè)計(jì)一個(gè)異步復(fù)位/置位jk觸發(fā)器，其真值表如下:libraryieee;useport(pset,clr,clk,j,kieee.st

29、d_logic_1164.all;:instd_logientityjkfflis:outstd_logic);endjkffl;architecturemaxpldofjkfflissignaltemp:std_logic;beginprocess(pset,clr,clk)beginif(pset=0andclr=1)thentemp=1;elsif(pset=1andclr=0)thentemp=0;elsif(pset=0andclr=0)thennull;(clkeventandclk=1)then(j=0andk=0)thentemp=temp;elsif(j=0andk=1)th

30、entemp=0;end ;elsif(j=1andk=0)thentemp=1;elsif(j=1andk=1)thentemp=endif;endif;endprocess;q=temp;（五）在下面橫線(xiàn)上填上合適的語(yǔ)句，完成計(jì)數(shù)器的設(shè)計(jì)。說(shuō)明：設(shè)電路的控制端均為高電平有效，時(shí)鐘端clk,電路的預(yù)置數(shù)據(jù)輸入端為4位d,計(jì)數(shù)輸出端也為4位q，帶同步始能en、異步復(fù)位clr和預(yù)置控制ld的六進(jìn)制減法計(jì)數(shù)器。libraryieee;useiueseee.std_logic_1164.all;iueseeei.estede_.lsotgdi_cl_oagricit_h.uanllsige;nned

31、ti.tayllc;nt6issport(en,clr,ld,clk:instd_logic;d:instd_logic_vector(3downto0);q:outstdogic_vector(3downto0);endcnt6;architecturebehaofcnt6issignalqtemp:std_logic_vector(3downto0);beginprocess(clk,clr,ld)-clr=1 清零- 判斷是否上升沿- 判斷是否置位- 判斷是否允許計(jì)數(shù)等于0，計(jì)數(shù)值置5- 否則，計(jì)數(shù)值減110 ”則轉(zhuǎn)為下一狀態(tài)，否則輸beginifclr=1thenqtemp=0000;

32、elsif(clkeventandclk=1)thenifld=1thenqtemp=;elsifen=1thenifqtemp=0000thenqtemp=elseqtemp=;_endif;endif;endif;q=qtemp;endprocess;endbeha;（六）在下面橫線(xiàn)上填上合適的語(yǔ)句，完成狀態(tài)機(jī)的設(shè)計(jì)。明：設(shè)計(jì)一個(gè)雙進(jìn)程狀態(tài)機(jī)，狀態(tài)0時(shí)如果輸入”出”1001”；狀態(tài)1時(shí)如果輸入”11”則轉(zhuǎn)為下一狀態(tài)，否則輸出”0101”；狀態(tài)2時(shí)如果輸入”01”則轉(zhuǎn)為下一狀態(tài)，否則輸出”1100”；狀態(tài)3時(shí)如果輸入”00”則轉(zhuǎn)為狀態(tài)0,否則輸出”0010”。復(fù)位時(shí)為狀態(tài)0。libraryi

33、eee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymoore1isport(datain:instd_logic_vector(1downto0);clk,rst:instd_logic;q:outstd_logic_vector(3downto0);end;architectureoneofmoore1is-定義typest_typeis(st0,st1,st2,st3);signalcst,nst:st_type;q1:std_logic_vector(3個(gè)信號(hào)(現(xiàn)態(tài)和次態(tài))signal0);beginr

34、eg:rst)cst=進(jìn)程beginifrst=1then位為狀態(tài)0elsifclkeventandclk=1thencstifdatain=10thennst=st1;elsenstifdatain=11thennst=st2;elsenstifdatain=01thennst=st3;4個(gè)狀態(tài)-定義兩downtoprocess(clk,-主控時(shí)序-異步復(fù)-現(xiàn)態(tài)cstq1=1001;endq1=0101;endq1=1100;endelsenst=st2;if;elsenq1ifdatain=00thennst=stO;st=st3;if；endprocess;q=q1；end;(7) 在下

35、面橫線(xiàn)上填上合適的語(yǔ)句，完成減法器的設(shè)計(jì)。由兩個(gè)1位的半減器組成一個(gè)1位的全減器-1位半減器的描述libraryieee;useieee.std_logic_1164.all;entityhalf_subisport(a,b:instd_logic;diff,cout:outstd_logic);endhalf_sub;architectureartofhalf_subisbegincout=;-借位diff=;-差end;-1位全減器描述libraryieee;useieee.std_logic_1164.all;entityfalf_subisport(a,b,cin:instd_logi

36、c;diff,cout:outstd_logic);endfalf_sub;architectureartoffalf_subiscomponenthalf_subport(a,b:instd_logic;diff,cout:outstd_logic);endcomponent;t0,t1,t2:stdogic;begin,t2);u1:half_subportmap(a,b,，；u2:half_subportmap(t0,cout=end;說(shuō)明：占空比為 1: 2 的 8 分頻器(8) 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成分頻器的設(shè)計(jì)。libraryieee;useieee.std_logic_

37、1164.all;useieee.std_logic_unsigned.all;entityclkdiv8_1to2isport(clk:instd_logic;clkout:outstd_logic);endclkdiv8_1to2;architecturetwoofclkdiv8_1to2issignalcnt:std_logic_vector(1downto0);signalck:std_logic;beginprocess(clk)beginifrising_edge(henifcnt=11thencnt=00;ck=;elsecnt=;endif;endif;clkout=ck;en

38、dprocess;end;60 進(jìn)制減計(jì)(九)在下面橫線(xiàn)上填上合適的語(yǔ)句，完成數(shù)器的設(shè)計(jì)。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycountisport(clk:instd_logic;h,l:outstd_logic_vector(3downto0);endcount;architecturebhvofcountisbeginprocess(clk)variablehh,ll:std_logic_vector(3downto0);beginif11=0andhh=0thenhh:=

39、0101;ll:=1001;elsifll=0thenll:=hh:=elsell:=endif;endif;h=hh;l=ll;endprocess;endbhv;(十)在下面橫線(xiàn)上填上合適的語(yǔ)句，完成4-2優(yōu)先編碼器的設(shè)計(jì)。libraryieee;useieee.std_logic_1164.all;entitycode4isport(a,b,c,d:instd_logic;y0,y1:outstd_logic);endcode4;architecturecode4ofcode4issignalddd:std_logic_vector(3downto0);signalq:std_logic

40、_vector(downto0);beginddd=;process(ddd)beginif(ddd(0)=0)thenq=11;elsif(ddd(1)=0)thenq=10;elsif(ddd(2)=0)thenq=01;elseq=00;endif;y1=q(0);y0=q(1);endcode4;(十八一)在下面橫線(xiàn)上填上合適的語(yǔ)句，完成10位二進(jìn)制加法器電路的設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;useieee.std_logic.all;entityadder1isport(a,b:instd_logic_vector(9downto0)

41、;cout:outstd_logic;sum:outstd_logic_vector(9downto0);end;architecturejgofadder1issignalatemp:std_logic_vector(10downto0);signalbtemp:std_logic_vector(10downto0);signalsumtemp:std_logic_vector(downto0);beginatemp=0&a;btemp=0&b;sumtemp=;sum=sumtemp(9downto0);coutqoutqoutqoutn ull;-左移一位dow ntoend if;en

42、d process;end art;（十三 ） 在下面橫線(xiàn)上填上合適的語(yǔ)句，完成計(jì)數(shù)器的設(shè)計(jì)。說(shuō)明：設(shè)計(jì)一個(gè)帶有異步復(fù)位和時(shí)鐘使能的一位八進(jìn)制加法計(jì)數(shù)器（帶進(jìn)位輸出端） library ieee;use ieee.std _lo gic_1164.all;use ieee.std_logic_ un sig ned.all; en tity cnt8 iscqport (clk,rst,e n : in std_logic;std_logic_vector( dow nto 0);cout : out std_logic);end cn t8;architecture behav of cnt

43、8 is beginprocess(clk, rst, en)cqi : std_logic_vector(2 dow nto 0);beginif rst = 1 then cqi := 000”； clkeve ntnifenthe nif cqithen cqi :=;elsecqi :=and clk=1 theout1111end if;end if;ifcqielsecout = 0;111 end if;thencout=endif;=cqcqi;endprocess;endbehav;(十四)在下面橫線(xiàn)上填上合適的語(yǔ)句，完成序列信號(hào)發(fā)生器的設(shè)計(jì)。說(shuō)明：已知發(fā)送信號(hào)為100110

44、10,要求以由高到低的序列形式一位一位的發(fā)送，發(fā)送開(kāi)始前及發(fā)送完為低電平。libraryieee;useieee.std_logic_1164.all;entityxulieisport(res,clk:instd_logic;y:outstd_logic);end;architecturearchofxulieissignalreg:std_logic_vector(7downto0);beginprocess(clk,res)beginif(ceventandclk=1)thenlkifres=1theny=0;reg=;-同步復(fù)位，弁加載輸入elsey=一高位輸出reg=;-左移，低位補(bǔ)0endif;endif;endprocess;end;（十五）在下面橫線(xiàn)上填上合適的語(yǔ)句，完成數(shù)據(jù)選擇器的設(shè)計(jì)。說(shuō)明：采用元件例化的設(shè)計(jì)方法，先設(shè)計(jì)一個(gè)2選1多路選擇器，再使用3個(gè)2選1多路選擇器構(gòu)成一個(gè)4選1多路選擇器。libraryieee;-2選1多路選擇器的描述useieee.std_logic_1164.all;entitymux21isport（a,b,sel:instd_l