基于FPGA的狀態(tài)機(jī)的實(shí)現(xiàn)

1、序列檢測有限狀態(tài)機(jī)的實(shí)現(xiàn)一、 有限狀態(tài)機(jī)有限狀態(tài)機(jī)是絕大部分控制電路的核心結(jié)構(gòu)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。有限狀態(tài)機(jī)是指輸出取決于過去輸入部分和當(dāng)前輸入部分的時(shí)序邏輯電路。一般來說，除了輸入部分和輸出部分外，有限狀態(tài)機(jī)還含有一組具有“記憶”功能的寄存器，這些寄存器的功能是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，它們常被稱為狀態(tài)寄存器。在有限狀態(tài)機(jī)中，狀態(tài)寄存器的的下一個(gè)狀態(tài)不僅與輸入信號(hào)有關(guān)，而且還與該寄存器的當(dāng)前狀態(tài)有關(guān)，因此有限狀態(tài)機(jī)又可以認(rèn)為是組合邏輯和寄存器邏輯的一種組合。在實(shí)際的應(yīng)用中，根據(jù)有限狀態(tài)機(jī)是否使用輸入信號(hào)，可將其分為Moore型有限狀態(tài)機(jī)和Mealy

2、型有限狀態(tài)機(jī)兩種類型。Moore型有限狀態(tài)機(jī) 其輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)，即可以把Moore型有限狀態(tài)的輸出看成是當(dāng)前狀態(tài)的函數(shù)。Mealy型有限狀態(tài)機(jī) 其輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，而且還與所有的輸入信號(hào)有關(guān)，即可以把Mealy型有限狀態(tài)機(jī)的輸出看成是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)。二、 問題描述1、 Moore型序列檢測狀態(tài)機(jī)的設(shè)計(jì)利用Verilog設(shè)計(jì)一個(gè)電路，對(duì)輸入的一串二進(jìn)制數(shù)用于檢測序列中3個(gè)或者3個(gè)以上的1，其狀態(tài)描述如下表所示?，F(xiàn)態(tài)現(xiàn)態(tài)輸入次態(tài)次態(tài)輸出0000000010100100000111001000001011101100011111112、 Mealy型序列檢測狀態(tài)機(jī)的

3、設(shè)計(jì)利用Verilog設(shè)計(jì)一個(gè)電路，對(duì)輸入的一串二進(jìn)制數(shù)用于檢測序列中3個(gè)或者3個(gè)以上的1，當(dāng)檢測到第三個(gè)1出現(xiàn)的時(shí)候，輸出立刻變1，否則輸出為0。三、 設(shè)計(jì)準(zhǔn)備本設(shè)計(jì)通過ISE軟件硬件描述語言方式設(shè)計(jì)。定義一個(gè)輸入端，一個(gè)清零端和一個(gè)時(shí)鐘，輸入端用來表示一串二進(jìn)制數(shù)，清零端用來將狀態(tài)機(jī)初始化，時(shí)鐘用來更新當(dāng)前狀態(tài)。定義四個(gè)狀態(tài)，分別表示當(dāng)前無1輸入、有一個(gè)1輸入、有連續(xù)兩個(gè)1輸入以及連續(xù)三個(gè)或三個(gè)以上1輸入。定義一個(gè)輸出，用于檢測序列中3個(gè)或者3個(gè)以上的1。四、 硬件描述語言輸入1、Moore型狀態(tài)機(jī)源程序module Moore( input din, input clk, input r

4、st, output reg op ); reg 1:0 current,next; parameter S0 = 2'b00,S1 = 2'b01,S2 = 2'b10,S3 = 2'b11; always(posedge clk or negedge rst) beginif(!rst)current <= 2'b00;elsecurrent <= next; end always(current or din) begincase(current)S0:beginop = 0;if(din = 0)next = S0;elsenext

5、= S1;endS1:beginop = 0;if(din = 0)next = S0;elsenext = S2;endS2:beginop = 0;if(din = 0)next = S0;elsenext = S3;endS3:beginop = 1;if(din = 0)next = S0;elsenext = S3;enddefault:beginop = 0;next = S0;endendcaseendendmodule2、Mealy型狀態(tài)機(jī)源程序module Mealy( input clk, input rst, input din, output reg op ); reg

6、 1:0 current,next; parameter S0 = 2'b00,S1 = 2'b01,S2 = 2'b10,S3 = 2'b11; always(posedge clk or negedge rst) beginif(!rst)current <= 2'b00;elsecurrent <= next; end always(current or din) begincase(current)S0:beginop = 0;if(din = 0)next = S0;elsenext = S1;endS1:beginop = 0;i

7、f(din = 0)next = S0;elsenext = S2;endS2:beginif(din = 0)next = S0;elsebeginnext = S3;op = 1;endendS3:beginif(din = 0)beginnext = S0;op = 0;endelsenext = S3;enddefault:beginop = 0;next = S0;endendcaseendendmodule五、 功能仿真在所建工程下添加test文件，用來進(jìn)行邏輯功能驗(yàn)證。試輸入二進(jìn)制數(shù)列010110111011110000進(jìn)行邏輯功能驗(yàn)證。并通過Modelsim軟件與ISE聯(lián)調(diào)生成對(duì)應(yīng)的狀態(tài)圖，如圖1、2、3、4所示。圖1 Moore型狀態(tài)機(jī)仿真波形圖圖2 Moore型狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖圖3 Mealy型狀態(tài)機(jī)仿真波形圖圖4 Mealy型狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖六、 綜合優(yōu)化綜合優(yōu)化將Verilog設(shè)計(jì)輸入翻譯成基本邏輯單元，根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，最后輸出標(biāo)準(zhǔn)格式的網(wǎng)表文件。再利用軟件以最優(yōu)的方式對(duì)邏輯軟件進(jìn)行邏輯元件布局，并準(zhǔn)確實(shí)現(xiàn)元件間的互連。圖5及圖6為ISE生成的RTL仿真電路圖。圖5 Moore型狀態(tài)機(jī)仿真電路圖圖6 Mealy型狀態(tài)機(jī)仿真電路圖七、 設(shè)計(jì)結(jié)果設(shè)計(jì)的源程序可以實(shí)現(xiàn)題目所