基于FPGA的寬帶功放設(shè)計(jì)

1、摘要FPGA 技術(shù)正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越來(lái)越大，成本也越來(lái)越低，低端的 FPGA 已逐步取代了傳統(tǒng)的數(shù)字元件，高端的 FPGA 不斷在爭(zhēng)奪 ASIC的市場(chǎng)份額。先進(jìn)的 ASIC 生產(chǎn)工藝已經(jīng)被用于 FPGA 生產(chǎn)，越來(lái)越豐富的處理器內(nèi)核被嵌入到高端的 FPGA 芯片中，基于 FPGA 的開(kāi)發(fā)成為一項(xiàng)系統(tǒng)級(jí)設(shè)計(jì)工程。本文設(shè)計(jì)一個(gè)基于 FPGA 語(yǔ)音信號(hào)的寬帶功率放大器，采用 FPGA 技術(shù)對(duì)功放進(jìn)行優(yōu)化，以使其達(dá)到幅頻特性在帶內(nèi)基本平坦的目的。本文首先介紹了 FPGA 技術(shù)及 Altera Stratix FPGA，寬帶功放的基本原理、基本特性，并設(shè)計(jì)了一個(gè)寬帶功放電路，根據(jù)其幅頻

2、特性曲線，得出設(shè)計(jì)一個(gè)基于 FPGA 的數(shù)字濾波器對(duì)其進(jìn)行補(bǔ)償?shù)膬?yōu)化方案。然后在 MATLAB 下，用FDATool 工具箱以及 Simulink-DSP 設(shè)計(jì)了一個(gè) FIR 數(shù)字濾波器，在 QUARTUS II環(huán)境下進(jìn)行了仿真和驗(yàn)證，并得出最終的設(shè)計(jì)結(jié)果。關(guān)鍵詞：FPGA，寬帶功放，F(xiàn)IR 數(shù)字濾波器ABSTRACTFPGA technology is in rapid development period,the scale of the new chip is increasing,while the cost is more and more lower, low-end FPGA h

3、as gradually replaced the traditional digital devices, high-end FPGA is fighting for market share of ASIC. Advanced ASIC production technology has been used for FPGA, more and more rich processor core is embedded into the high-end FPGA chip, FPGA-based development is becoming a system-level design.I

4、n this paper, a broadband power amplifier based on FPGA is designed, and optimize it by FPGA technology in order to achieve the basic flat amplitude-frequency characteristics in the band.This paper introduces the FPGA technology and the Altera Stratix FPGA, the basic principles, the basic characteri

5、stics of a broadband amplifier, then design of a broadband amplifier circuit, and according to their amplitude-frequency characteristic curve, drawn to a optimization program that to adesign a digital filter based on FPGA for its compensation. Then design a FIR digital filter in the tool of MATLAB b

6、y FDATool and Simulink-DSP, simulate and verificate in QUARTUS II, and obtain the final design result.KEYKEY WORDSWORDS: FPGA, broadband power amplifier, FIR digital filter目目 錄錄第一章第一章 緒論緒論41.1 課題的背景41.2 論文的主要目標(biāo)和工作1.3 論文的組織和結(jié)構(gòu)第二章第二章 FPGA 技術(shù)及技術(shù)及 Altera Stratix FPGA62.1 引言62.2 可變成邏輯器件簡(jiǎn)介72.3 FPGA 設(shè)計(jì)流程2.

7、4 Altera Stratix 產(chǎn)品2.4.1 Stratix 系列產(chǎn)品2.4.2 Stratix 的平面布局第三章 DSP buileer 和 Simulink 簡(jiǎn)介3.1 引言3.2 Simulink 概述3.2.1 DSP builder 簡(jiǎn)介3.2.2 DSPbuilder 典型設(shè)計(jì)流程3.3 一個(gè)簡(jiǎn)單的建模實(shí)例第四章 寬帶功放的設(shè)計(jì)與仿真4.1 寬帶功率放大器的結(jié)構(gòu)與原理4.1.1 寬帶功率放大器的指標(biāo)分析4.1.1.1 工作頻帶寬度4.1.1.2 增益平坦度與起伏斜率4.1.1.3 駐波比與反射耗損4.1.2 LDMOS4.1.3 有耗匹配式放大器的結(jié)構(gòu)4.2 NE5532 和

8、LM1875 簡(jiǎn)介4.3 寬帶攻率放大器的仿真4.3.1 寬帶功率放大器的電路圖4.3.2 仿真與結(jié)果4.3.3 結(jié)果分析與優(yōu)化方案第五章 FIR 數(shù)字濾波器的原理及結(jié)構(gòu)5.1 數(shù)字濾波器概述5.2 FIR 濾波器的主要優(yōu)缺點(diǎn)5.3 FIR 濾波器的主要結(jié)構(gòu)5.4 FIR 濾波器的設(shè)計(jì)流程第六章 FIR 數(shù)字濾波器設(shè)計(jì)與系統(tǒng)優(yōu)化結(jié)果6.1 MATLAB-FDATOOL 設(shè)計(jì)與分析6.2 Simulink-DSP builder 建模與仿真6.3 系統(tǒng)優(yōu)化結(jié)果第七章 論文總結(jié)參考文獻(xiàn)參考文獻(xiàn)63致致 謝謝44畢業(yè)設(shè)計(jì)小結(jié)畢業(yè)設(shè)計(jì)小結(jié)7附附 錄錄96第一章緒論1.1 課題的背景寬帶功率放大器的應(yīng)用

9、開(kāi)始從軍用向民用擴(kuò)展，目前在無(wú)線通信、移動(dòng)電話、衛(wèi)星通信網(wǎng)、全球定位系統(tǒng)(GPS)、直播衛(wèi)星接收(DBS)、ITS 通信技術(shù)及毫米波自動(dòng)防撞系統(tǒng)等領(lǐng)域有著廣闊的應(yīng)用前景，在光傳輸系統(tǒng)中，寬帶功率放大器也同樣占有重要地位。在無(wú)線通信、電子戰(zhàn)、電磁兼容測(cè)試和科學(xué)研究等領(lǐng)域，對(duì)射頻和微波寬帶放大器有極大需求，且這些領(lǐng)域?qū)拵Х糯笃饕蟾鞑幌嗤?，特別是在通信系統(tǒng)和電子戰(zhàn)系統(tǒng)的應(yīng)用中，對(duì)寬帶低噪聲和功率放大器的性能指標(biāo)有特殊要求。在設(shè)計(jì)上傳統(tǒng)窄帶放大器的端口匹配，一般是按照低噪聲或者共扼匹配來(lái)設(shè)計(jì)的，以此獲得低噪聲放大器或者最大的輸出功率。但是，在寬帶的條件下，輸入輸出阻抗變化是比較大的，此時(shí)使用共扼匹

10、配的概念是不合適的。正因?yàn)槿绱?，寬帶放大器的匹配電路設(shè)計(jì)方法也與窄帶放大器有所不同，寬頻帶放大器電路結(jié)構(gòu)主要可以分為以下幾種：平衡式放大器；反饋式放大器；分布式放大器；有耗匹配式放大器；有源匹配式放大器；達(dá)靈頓對(duì)結(jié)構(gòu)。1.2 論文的主要目標(biāo)和工作本論文目標(biāo)是設(shè)計(jì)一個(gè)寬帶音頻功率放大器，帶寬在 20-20kHz，并針對(duì)幅頻特性在帶內(nèi)衰減的特性對(duì)進(jìn)行基于 FPGA 的優(yōu)化，使其在帶內(nèi)基本平坦。第一章介紹了寬帶功放的發(fā)展和地位以及其應(yīng)用，并闡述了本論文的目標(biāo)和工作。第二章介紹了可編程邏輯器件的發(fā)展歷程，F(xiàn)PGA 的設(shè)計(jì)流程，及 Altera Stratix 產(chǎn)品簡(jiǎn)介第三章對(duì) DSP buileer

11、和 Simulink 兩個(gè)軟件進(jìn)行了簡(jiǎn)介，并提供了一個(gè)簡(jiǎn)單的建模實(shí)例第四章介紹了寬帶功率放大器的結(jié)構(gòu)與原理，并設(shè)計(jì)和仿真了一個(gè)寬帶功率放大器，且在其基礎(chǔ)上對(duì)其進(jìn)行了結(jié)果分析并得出優(yōu)化方案第五章從數(shù)字濾波器的原理入手，介紹了 FIR 數(shù)字濾波器設(shè)計(jì)流程，研究了 FIR 數(shù)字濾波器的設(shè)計(jì)方法。第六章用 Simulink/DSP builder 建立了一個(gè)優(yōu)化方案中所要求的數(shù)字濾波器，并進(jìn)行了仿真與驗(yàn)證，并得出了最終系統(tǒng)達(dá)到的目標(biāo)。第二章FPGA 技術(shù)及 Altera Stratix FPGA2.1 引言FPGA/CPLD，DSP 和 CPU 被稱為未來(lái)數(shù)字電路系統(tǒng)的三塊基石，也是目前硬件設(shè)計(jì)研究的

12、熱點(diǎn)。與傳統(tǒng)電路設(shè)計(jì)相比，CPLD 具有功能強(qiáng)大，開(kāi)發(fā)過(guò)程投資少、周期短、可反復(fù)編程修改、保密性能好、開(kāi)發(fā)工具智能化等特點(diǎn)，特別是隨著電子工藝的不斷改進(jìn)，低成本的 FPGA/CPLD 器件的性能不斷提升，另一方面集成電路技術(shù)飛速發(fā)展，最新的工藝水平由 90nm 發(fā)展到 65nm，現(xiàn)在 45nm 工藝也開(kāi)始應(yīng)用，而一般 ASIC 的留片費(fèi)用的增長(zhǎng)速度非常驚人，并且 ASIC 開(kāi)發(fā)周期相對(duì)校長(zhǎng)，這一切促使 FPGA/CPLD 成為當(dāng)今硬件設(shè)計(jì)的首選方式之一。近年來(lái)，F(xiàn)PGA 及 CPLD 市場(chǎng)應(yīng)用數(shù)量持續(xù)保持調(diào)整增長(zhǎng)，市場(chǎng)占有份額越來(lái)越大。本章主要討論 FPGA 技術(shù)，并重點(diǎn)介紹 Altera S

13、tratix 系列 FPGA 芯片。2.2 可編程邏輯器件簡(jiǎn)介可編程邏輯器件（Programmable Logic Devices,簡(jiǎn)稱 PLD）是一種用戶根據(jù)需要自行構(gòu)造邏輯功能的數(shù)字集成電路。它的基本設(shè)計(jì)方法是借助于 EDA 軟件，用原理圖、狀態(tài)機(jī)、布爾表達(dá)式、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，最后再由編程器或下載電纜，下載到目標(biāo)器件中去。這種利用 PLD 內(nèi)建邏輯結(jié)構(gòu)、由用戶配置來(lái)實(shí)現(xiàn)任何組合邏輯時(shí)序邏輯功能的器件，最初被用來(lái)作為分立邏輯電路和中小規(guī)模集成電路的替代物，隨著設(shè)計(jì)技術(shù)和制造工藝的完善，器件性能、集成度、工作頻率等性能不斷提高，PLD 的應(yīng)用范圍越來(lái)越廣，目前它已成為

14、ASIC 設(shè)計(jì)的主流。9上世紀(jì) 80 年代中期，美國(guó) Xilinx 公司率先推出了現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array,即 FPGA）器件，F(xiàn)PGA 器件采用邏輯單元陣列結(jié)構(gòu)，靜態(tài)隨機(jī)存取存儲(chǔ)工藝，設(shè)計(jì)靈活、集成度高、可重復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證。目前，除 Xilinx 以外，Altera、Actel、Lattiee 等公司也成為比較著名的 FPGA 產(chǎn)品生產(chǎn)廠商。9FPGA 的最基本結(jié)構(gòu)是查找表(Look-Up table，即 LUT)，本盾上就是一個(gè)RAM。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成成一個(gè)有 4位地

15、址線的 16x1 的 RAM。當(dāng)用戶通過(guò)原理圖或 HDL 語(yǔ)言描述了一個(gè)邏輯電路以后，F(xiàn)PGA 軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。在 FPGA 中由四輸入查找表和觸發(fā)器組成的可配置邏輯功能塊為信號(hào)處理提供了大量可以使用的資源內(nèi)訓(xùn)珂以通過(guò)寄存器或存儲(chǔ)器實(shí)現(xiàn)流水，大量的邏輯資源能夠產(chǎn)生完全并行的結(jié)構(gòu)，從而使計(jì)算能力達(dá)到最高。92.3 FPGA 設(shè)計(jì)流程FPGA 設(shè)計(jì)流程分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真） 、實(shí)現(xiàn)、時(shí)序仿真（后仿真） 、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 2-

16、1 所示。 必要的修改 設(shè)計(jì)綜合 設(shè)計(jì)輸入 必要的修改 功能仿真 仿真網(wǎng)表 報(bào)告文件 位流文件 時(shí)序仿真 時(shí)序分析 配置器件 1. 設(shè) 計(jì) 實(shí) 現(xiàn) 圖 2-1 FPGA 設(shè)計(jì)流程2.4 Altera Stratix 產(chǎn)品簡(jiǎn)介在大部分應(yīng)用中，第一代 Stratix 器件都可以由后續(xù)的 Stratix 系列器件取代。需要高性能、高密度和低成本的設(shè)計(jì)人員可以充分利用這一獲得大獎(jiǎng)的90nm Stratix II 器件。最新一代的 Stratix III 器件基于 65nm 工藝技術(shù)，以滿足今后高端寬帶系統(tǒng)的性能和特性需求。對(duì)于軍事應(yīng)用，第一代 Stratix器件仍然是高密度方案的首選。 Stratix

17、 器件系列為滿足寬帶系統(tǒng)的需求進(jìn)行了優(yōu)化。Stratix 器件具有非常高的內(nèi)核性能、存儲(chǔ)能力、體系結(jié)構(gòu)效率和及時(shí)面市的優(yōu)勢(shì)。Stratix 器件提供了專用功能用于時(shí)鐘管理和數(shù)字信號(hào)處理（DSP）應(yīng)用以及差分和單端 I/O 標(biāo)準(zhǔn)。此外， Stratix 器件具有片內(nèi)匹配和遠(yuǎn)程系統(tǒng)更新能力。Stratix器件系列是功能豐富的寬帶系統(tǒng)方案，開(kāi)創(chuàng)了可編程芯片系統(tǒng)（SOPC）方案的新紀(jì)元。 Stratix 器件采用 1.5V 0.13um 全銅 SRAM 工藝，容量為 10,570 至 79,040個(gè)邏輯單元（LE） ，RAM 多達(dá) 7Mbit。Stratix 器件具有多達(dá) 22 個(gè)的 DSP 模塊和多

18、達(dá) 176 個(gè)的（9 位9 位）嵌入乘法器，針對(duì)大數(shù)據(jù)吞吐量的復(fù)雜應(yīng)用而進(jìn)行了優(yōu)化。 Stratix 器件還具有 True-LVDS 電路，支持 LVDS、LVPECL、PCML 和HyperTransportTM 差分 I/O 電氣標(biāo)準(zhǔn)及 高速通信接口，包括 10G 以太網(wǎng) XSBI、 SFI-4、 POS-PHY Level 4（SPI-4 Phase 2） 、 HyperTransport 、 RapidIOTM 和 UTOPIA IV 標(biāo)準(zhǔn)。Stratix FPGA 系列提供了具有層次時(shí)鐘結(jié)構(gòu)和多達(dá) 12 個(gè)鎖相環(huán)（PLL）的完整的 時(shí)鐘管理 方案。 需要低風(fēng)險(xiǎn)、低成本大批量產(chǎn)品設(shè)計(jì)人

19、員能夠很容易將其 Stratix FPGA 設(shè)計(jì)移植到模板編程 HardCopy Stratix 器件中 。因?yàn)?HardCopy Stratix 器件直接從 Stratix FPGA 生成，保留了 Stratix 架構(gòu)的大容量、高性能、業(yè)界領(lǐng)先的功能和增強(qiáng)的時(shí)序特性，所以能將移植風(fēng)險(xiǎn)降至最小。這種 無(wú)縫移植過(guò)程 確保了大批量成品的一次成功，允許系統(tǒng)設(shè)計(jì)人員以最低的成本實(shí)現(xiàn)產(chǎn)品及時(shí)面市。HardCopy II 結(jié)構(gòu)化 ASIC 通過(guò)類似的無(wú)縫移植方法支持 Stratix II FPGA，滿足大批量、低成本、高密度的邏輯要求。10第三章DSP buileer 和 Simulink 簡(jiǎn)介3.1 引

20、言DSP builder 是美國(guó) Altera 公司推出的一個(gè)面向 DSP 開(kāi)發(fā)的系統(tǒng)級(jí)工具，它作為 Matlab 的一個(gè) Simulink 工具箱，使得用 FPGA 設(shè)計(jì) DSP 系統(tǒng)完全通過(guò)Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向 VHDL 硬件描述語(yǔ)言轉(zhuǎn)換，并自動(dòng)調(diào)用 Quartus II 等 EDA 設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配及至 FPGA 的配置下載，使得系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動(dòng)化開(kāi)發(fā)的特點(diǎn)與優(yōu)勢(shì)。3.2 Simulink 概述SIMULINK 是一個(gè)用來(lái)對(duì)動(dòng)態(tài)系統(tǒng)進(jìn)行建模、仿真和分析的軟件包，它支持連續(xù)

21、、離散及兩者混合的線性和非線性系統(tǒng)，也支持具有多種采樣頻率的系統(tǒng)。在 SIMULINK 環(huán)境中，利用鼠標(biāo)就可以在模型窗口中直觀地“畫(huà)”出系統(tǒng)模型，然后直接進(jìn)行仿真。它為用戶提供了方框圖進(jìn)行建模的圖形接口，采用這種結(jié)構(gòu)畫(huà)模型就像你用手和紙來(lái)畫(huà)一樣容易。它與傳統(tǒng)的仿真軟件包微分方程和差分方程建模相比，具有更直觀、方便、靈活的優(yōu)點(diǎn)。SIMULINK 包含有SINKS（輸入方式） 、SOURCE（輸入源） 、LINEAR（線性環(huán)節(jié)） 、NONLINEAR（非線性環(huán)節(jié)） 、CONNECTIONS（連接與接口）和 EXTRA（其他環(huán)節(jié)）子模型庫(kù)，而且每個(gè)子模型庫(kù)中包含有相應(yīng)的功能模塊。用戶也可以定制和創(chuàng)建

22、用戶自己的模塊。用 SIMULINK 創(chuàng)建的模型可以具有遞階結(jié)構(gòu)，因此用戶可以采用從上到下或從下到上的結(jié)構(gòu)創(chuàng)建模型。用戶可以從最高級(jí)開(kāi)始觀看模型，然后用鼠標(biāo)雙擊其中的子系統(tǒng)模塊，來(lái)查看其下一級(jí)的內(nèi)容，以此類推，從而可以看到整個(gè)模型的細(xì)節(jié)，幫助用戶理解模型的結(jié)構(gòu)和各模塊之間的相互關(guān)系。在定義完一個(gè)模型后，用戶可以通過(guò) SIMULINK 的菜單或 MATLAB 的命令窗口鍵入命令來(lái)對(duì)它進(jìn)行仿真。菜單方式對(duì)于交互工作非常方便，而命令行方式對(duì)于運(yùn)行一大類仿真非常有用。采用 SCOPE 模塊和其他的畫(huà)圖模塊，在仿真進(jìn)行的同時(shí)，就可觀看到仿真結(jié)果。除此之外，用戶還可以在改變參數(shù)后來(lái)迅速觀看系統(tǒng)中發(fā)生的變化

23、情況。仿真的結(jié)果還可以存放到 MATLAB 的工作空間里做事后處理。模型分析工具包括線性化和平衡點(diǎn)分析工具、MATLAB 的許多工具及 MATLAB的應(yīng)用工具箱。由于 MATLAB 和 SIMULINK 的集成在一起的，因此用戶可以在這兩種環(huán)境下對(duì)自己的模型進(jìn)行仿真、分析和修改。3.2.1 DSP builder 簡(jiǎn)介DSP Builder 是 Altera 推出的一個(gè)數(shù)字信號(hào)處理(DSP)開(kāi)發(fā)工具，它在Quartus FPGA 設(shè)計(jì)環(huán)境中集成了 MathWorks 的 Matlab 和 Simulink DSP 開(kāi)發(fā)軟件。Altera 的 DSP 系統(tǒng)體系解決方案是一項(xiàng)具有開(kāi)創(chuàng)性的解決方案，

24、它將FPGA 的應(yīng)用領(lǐng)域從多通道高性能信號(hào)處理擴(kuò)展到很廣泛的基于主流 DSP 的應(yīng)用，是 Altera 第一款基于 C 代碼的可編程邏輯設(shè)計(jì)流程。 在 Altera 基于 C 代碼的 DSP 設(shè)計(jì)流程中，設(shè)計(jì)者編寫(xiě)在 Nios 嵌入處理器上運(yùn)行的 C 代碼。為了優(yōu)化 DSP 算法的實(shí)現(xiàn)，設(shè)計(jì)者可以使用由 Matlab 和Simulink 工具開(kāi)發(fā)的專用 DSP 指令。這些專用指令通過(guò) Altera 的 DSP Builder和 SOPC Builder 工具集成到可重配置的 DSP 設(shè)計(jì)中。對(duì) DSP 設(shè)計(jì)者而言，與以往 FPGA 廠商所需的傳統(tǒng)的基于硬件描述語(yǔ)言(HDL)的設(shè)計(jì)相比，這種流程

25、會(huì)更快、更容易。除了全新的具有軟件和硬件開(kāi)發(fā)優(yōu)勢(shì)的設(shè)計(jì)流程外，Altera DSP 系統(tǒng)體系解決方案還引入了先進(jìn)的 Stratix 和 Stratix 系列 FPGA 開(kāi)發(fā)平臺(tái)。Stratix器件是 Altera 第一款提供嵌入式 DSP 塊的 FPGA，其中包括能夠有效完成高性能 DSP 功能的乘法累加器(MAC)結(jié)構(gòu)。Stratix FPGA 能夠提供比 Stratix 器件高四倍的 DSP 帶寬，更適合于超高性能 DSP 應(yīng)用。3.2.2 DSPbuilder 典型設(shè)計(jì)流程DSP Builder SignalCompiler 模塊讀取由 DSP Builder 和 MegaCore 模塊

26、構(gòu)建的 Simulink 建模文件（.MDL） ，生成 VHDL 文件和工具命令語(yǔ)言（TCL）腳本，進(jìn)行綜合、硬件實(shí)施和仿真。圖 3-1 為 DSP Builder 設(shè)計(jì)流程。圖 3-1 DSP Builder 設(shè)計(jì)流程第四章寬帶功放的設(shè)計(jì)與仿真4.1 寬帶功率放大器的結(jié)構(gòu)與原理4.1.1 寬帶功率放大器的指標(biāo)分析寬帶功率放大器的許多指標(biāo)和普通的功率放大器是一樣的，如飽和輸出功率、P1dB 壓縮點(diǎn)、功率效率、互調(diào)失真、諧波失真、微波輻射等，但寬帶功率放大器也有特殊之處。4.1.1.1 工作頻帶寬度工作頻帶通常指放大器滿足其全部性能指標(biāo)的連續(xù)工作頻率范圍。4.1.1.2 增益平坦度與起伏斜率增益

27、平坦度是指頻帶內(nèi)最高增益與最低的分貝數(shù)之差，多倍頻程放大器的增益平坦度一般是13 dB。在微波系統(tǒng)中有時(shí)候需要兩個(gè)以上的寬頻帶放大器級(jí)聯(lián)，級(jí)聯(lián)放大器的增益平坦度將變壞，這是由于前級(jí)放大器輸出駐波比與后級(jí)放大器輸入駐波比不一致造成的。尤其在寬頻帶內(nèi)，級(jí)間的反射相位有時(shí)迭加，有時(shí)抵消，增大了起伏，因此一般要在級(jí)聯(lián)放大器的級(jí)間加匹配衰減器。環(huán)境溫度、直流偏置電壓以及時(shí)間老化等因素對(duì)增益值影響較大，而對(duì)增益平坦度的影響較小。4.1.1.3 駐波比與反射耗損寬頻帶放大器的駐波比指標(biāo)比窄頻帶放大器更難保證。倍頻程放大器可以達(dá)到VSWR2，當(dāng)要求較高時(shí)，可以用鐵氧體隔離器改善駐波比。但是，在多倍頻程的情況下

28、，無(wú)法獲得適用的超寬頻帶隔離器，所以駐波比不可能很好。4.1.2 LDMOSLateral Double diffusion MOS(LDMOS)采用雙擴(kuò)散技術(shù)，在同一窗口相繼進(jìn)行兩次硼磷擴(kuò)散，由兩次雜質(zhì)擴(kuò)散橫向結(jié)深之差可精確地決定溝道長(zhǎng)度。溝道長(zhǎng)度 L 可以做得很小，并且不受光刻精度的限制。由于 LDMOS 的短溝效應(yīng)，故跨導(dǎo)、漏極電流、工作頻率和速度都比一般 MOSFET 有了很大的提高；在射頻應(yīng)用方面，LDMOS 有著更好的線性度、較大的線性增益、高的效率和較低的交叉調(diào)制失真。同時(shí)，LDMOS 是基于成熟的硅工藝器件，比起其他的微波晶體管成本可以降低好幾倍。4.1.3 有耗匹配式放大器的

29、結(jié)構(gòu)有耗增益補(bǔ)償匹配網(wǎng)絡(luò)在增益、放射系數(shù)和帶寬之間可完成“重要”的折衷，而且，這種匹配網(wǎng)絡(luò)的阻抗特性也可改善放大器的穩(wěn)定性，減小它的尺寸和價(jià)格，因?yàn)橛泻钠ヅ潆娐返姆桨负?jiǎn)單。在很多實(shí)際情況中，為了改善寬帶匹配具有最小的增益波動(dòng)和輸入反射系數(shù)，在晶體管輸入端并聯(lián)阻性元件是非常有效的。對(duì)較高頻率，使用感性電抗元件與電阻串聯(lián)比基本型具有額外的匹配改善。4.2 NE5532 和 LM1875 簡(jiǎn)介NE5532:NE5532 是高性能低噪聲運(yùn)放，與很多標(biāo)準(zhǔn)運(yùn)放相似，它具有較好的噪聲性能，優(yōu)良的輸出驅(qū)動(dòng)能力及相當(dāng)高的小信號(hào)與電源帶寬。小信號(hào)帶寬：100MHz輸出驅(qū)動(dòng)能力：600，10VDC 電壓增益：500

30、00AC 電壓增益：10KHz 時(shí) 2200電源帶寬：140KHz轉(zhuǎn)換速率：9V/S大電源電壓范圍：320V其內(nèi)部原理如圖 4-1LM1875Lm1875 是一款功率放大集成塊，是美國(guó)國(guó)半公司研發(fā)的一款功放集成塊。它在使用中外圍電路少，而且有完善的過(guò)載保護(hù)功能，它為五針腳形狀，一針腳為信號(hào)正極輸入，二針腳為信號(hào)負(fù)極輸入，三針腳接地，四針腳電源正極輸入，五針腳為信號(hào)輸出。電壓范圍：?jiǎn)坞妷?1560V ,或30V靜態(tài)電流：50mA輸出功率：30W諧波失真：0.015%，當(dāng) f=1kHz，RL=8，P0=20W 時(shí)圖 4-1 NE5532 內(nèi)部原理結(jié)構(gòu)額定增益：26dB，當(dāng) f=1kHz 時(shí)工作電壓

31、：25V轉(zhuǎn)換速率：18V/S (9V/S)其內(nèi)部原理如圖 4-24.3 寬帶攻率放大器的仿真為達(dá)到設(shè)計(jì)要求，采用兩級(jí)放大，前用放大器采用 NE5532，后級(jí)放大器采用 LM1875。4.3.1 寬帶功率放大器的電路圖圖 4-2 LM1875 內(nèi)部原理結(jié)構(gòu)圖 4-3 寬帶功放電路器4.3.2 仿真與結(jié)果仿真時(shí)輸入用 1mVpp 正弦波，頻率從 20-20KHz，負(fù)載 8 電阻，如圖 4-4。測(cè)得各頻率下輸出電壓 U（Vpp） ，如表 4-1，并得出幅頻特性，如圖 4-5。表 4-1 電路仿真結(jié)果F(Hz)20501005001k2k3k4kU(mVpp)456.16492.77498.51500

32、.3503.22500.01498.63496.44圖 4-4 仿真電路圖F(Hz)5k6k7k8k9k10k11k12kU(mVpp)491.36493.18482.95479.61478.64477.01474.71471.66F(Hz)13k14k15k16k17k18k19k20kU(mVpp)466.99462.05456.85451.45445.84440.01434.07427.91圖 4-5 電路幅頻特性4.3.3 結(jié)果分析與優(yōu)化方案如圖 4-5，電路幅頻特性在帶內(nèi)并不平坦，而是有衰減，于是需要設(shè)計(jì)一補(bǔ)償系統(tǒng)，對(duì)系統(tǒng)的衰減進(jìn)行補(bǔ)償，使其帶內(nèi)基本平坦。補(bǔ)償系統(tǒng)設(shè)計(jì)為一自定義幅頻特

33、性對(duì)電路進(jìn)行補(bǔ)償?shù)幕?FPGA 的數(shù)字濾波器。第五章 FIR 數(shù)字濾波器的原理及結(jié)構(gòu)5.1 數(shù)字濾波器概述所謂數(shù)字濾波器，是指輸入、輸出均為數(shù)字信號(hào)，通過(guò)一定運(yùn)算關(guān)系改變輸入信號(hào)所含頻率成分的相對(duì)比例或者濾除某些頻率成分的器件。數(shù)字濾波器具有數(shù)度高、穩(wěn)定、體積小、重量輕、靈活、不要求阻抗匹配以及實(shí)現(xiàn)模擬濾波器無(wú)法實(shí)現(xiàn)的特殊濾波功能等優(yōu)點(diǎn)。LTI 數(shù)字濾波器通常分為有限脈沖響應(yīng)（Finite Impulse Response，即FIR）和無(wú)限脈沖響（Infinite Impulse Response，即 IIR）兩大類。顧名思義，F(xiàn)IR 濾波器由有限的采樣值組成，式中卷積的數(shù)量為有限。而 II

34、R 濾波器需要執(zhí)行無(wú)限數(shù)量次卷積。5.2 FIR 濾波器的主要優(yōu)缺點(diǎn)FIR 濾波器相對(duì)于 IIR 濾波器的優(yōu)點(diǎn)與不足如下：優(yōu)點(diǎn)：1. 具有嚴(yán)格的線性相位又具有任意的幅度；2. FIR 濾波器的單位采樣響應(yīng)是有限長(zhǎng)的，因而濾波器性能穩(wěn)定；3. FIR 濾波器由于單位沖擊響應(yīng)是有限長(zhǎng)的，因而可用快速傅里葉變換（FFT）算法來(lái)實(shí)現(xiàn)過(guò)濾信號(hào)，可大大提高運(yùn)算效率不足：1. FIR 系統(tǒng)的系數(shù)一般會(huì)比 IIR 系統(tǒng)多，也就是說(shuō)要設(shè)計(jì)一個(gè)符合要求的濾波器，F(xiàn)IR 系統(tǒng)需要較多的乘法器，當(dāng)以直接卷積運(yùn)算執(zhí)行時(shí)其效率較差；2. 此系統(tǒng)的輸出延遲時(shí)間長(zhǎng)。由上面的比較可以看出，F(xiàn)IR 濾波器還是存在缺點(diǎn)的，但采用

35、FPPGA 進(jìn)行FIR 濾波器的設(shè)計(jì)，運(yùn)用 FPGA 中的算法來(lái)提高速度，縮短延遲的時(shí)間，可以使FIR 濾波器符合指標(biāo)的要求。隨著 FPGA 的快速發(fā)展，F(xiàn)IR 的缺點(diǎn)將逐漸被克服。5.3 FIR 濾波器的基本結(jié)構(gòu)FIR 濾波器的構(gòu)成形式主要有直接型，級(jí)聯(lián)型，線性相位型三種基本結(jié)構(gòu)。下面分別介紹：直接型如圖 5-1 給出了 N 階 LTI 型 FIR 濾波器的結(jié)構(gòu)?？梢?jiàn) FIR 濾波器是由一個(gè)“抽頭延遲線”加法器和乘法器的集合構(gòu)成的。賦給每個(gè)乘法器的操作數(shù)就是一個(gè) FIR 濾波器的系數(shù)，顯然也可以稱作“抽頭權(quán)重” ，因?yàn)樵摻Y(jié)構(gòu)也稱為“橫向?yàn)V波器” 。圖 5-1 直接形式的 FIR 濾波器結(jié)構(gòu)x

36、(n)h(N-1)h(0)h(1)z-1z-1z-1h(2)y(n)h(N-2)直接 FIR 模型的一個(gè)變形稱為轉(zhuǎn)置 FIR 濾波器，它是根據(jù)轉(zhuǎn)置定理定義的。如果將圖 5-1，網(wǎng)絡(luò)中所有支路的方向代倒轉(zhuǎn)，并輸入 x(n)和輸出 y(n)互換，則其系統(tǒng)傳遞函數(shù)形式不變，其轉(zhuǎn)置結(jié)構(gòu)如圖 5-2。z-1z-1z-1y(n)h(0)h(1)h(N-3)h(N-2)h(N-1)x(n)圖 5-2 轉(zhuǎn)置形式的 FIR 濾波器轉(zhuǎn)置式濾波器通常是指 FIR 濾波器的實(shí)現(xiàn)。該濾波器的優(yōu)點(diǎn)是不再需要給x(n)提供額外的移位寄存器，而且也不必要為達(dá)到高吞吐量給乘積加法器（樹(shù)）添加額外的流水線級(jí)。直接型 FIR 濾波

37、器的優(yōu)缺點(diǎn)如下：優(yōu)點(diǎn)：簡(jiǎn)單直觀，乘法運(yùn)算量較少。缺點(diǎn)：調(diào)整零點(diǎn)較困難。級(jí)聯(lián)型如果將式分解為二階實(shí)數(shù)因子，其形式如下： (4-1)MiiiinrNnzzznhzH12211010)()()(便可得二階級(jí)聯(lián)結(jié)構(gòu)，H(z)是 h(n)的 Z 變換，0i，1i，2i為實(shí)數(shù)級(jí)聯(lián)型 FIR 濾波器的優(yōu)缺點(diǎn)如下：優(yōu)點(diǎn)：每一節(jié)控制一對(duì)零點(diǎn)，因而在需要控制傳輸零點(diǎn)的場(chǎng)合時(shí)可采用缺點(diǎn)：相應(yīng)的濾波系數(shù)增加，乘法運(yùn)算次數(shù)增加，因而需要較多的存儲(chǔ)器，運(yùn)算時(shí)間比直接型長(zhǎng)。線性相位 FIR 結(jié)構(gòu)在許多應(yīng)用領(lǐng)域，例如通信和圖像處理中，在一定頻率范圍內(nèi)維持相位的完整性是一種所期望的系統(tǒng)屬性，因此，設(shè)計(jì)能夠建立線性相位頻率功能的

38、濾波器是必須遵循的規(guī)范。系統(tǒng)相位線性度的標(biāo)準(zhǔn)尺度就是“組延遲” ，其定義為： (4-2)()()(dd完全理想的線性相位濾波器對(duì)于一定范圍的組延遲是一個(gè)常數(shù)。如果濾波器是對(duì)稱或反對(duì)稱的，就可以實(shí)現(xiàn)線性相位。線性相位（相移）表示一個(gè)系統(tǒng)的相頻特性與頻率成正比，由于不同頻率傳輸速度都一樣，所以，信號(hào)通過(guò)它產(chǎn)生的時(shí)間延遲等于常數(shù) k，所以不出現(xiàn)相位失真。即： (4-3)k)(可以證明，線性相位條件為：偶對(duì)稱 (4-4)1()(nNhnh奇對(duì)稱 (4-5)1()(nNhnh即如果 h 單位脈沖響應(yīng)為 h(n)是實(shí)數(shù)，并且具有偶對(duì)稱或是奇對(duì)稱，即FIR 數(shù)字濾波器具有嚴(yán)格的線性相位。其對(duì)稱中心在 n=(

39、N-1)/2 處，當(dāng) n 為偶數(shù)時(shí)，其信號(hào)流圖結(jié)構(gòu)如圖 5-3 所示。圖 5-3 線性相位 FIR 濾波器結(jié)構(gòu)線性相位結(jié)構(gòu)比非線性相位結(jié)構(gòu)少用（N-1）/2 個(gè)乘法器，所以其最大優(yōu)點(diǎn)是網(wǎng)絡(luò)結(jié)構(gòu)簡(jiǎn)單。5.4FIR 濾波器的設(shè)計(jì)流程FIR 濾波器的設(shè)計(jì)流程 包括以下幾個(gè)方面：1. 設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范包括濾波器的類型，階數(shù)，濾波器的設(shè)計(jì)方法，選定設(shè)計(jì)方法后對(duì)應(yīng)的參數(shù)的采樣頻率，截止頻率等。2. 系數(shù)的計(jì)算利用 MATLAB 軟件的 FDATool 模塊，通過(guò)設(shè)置參數(shù)后可以簡(jiǎn)單地計(jì)算出濾波器的系數(shù)，之后再對(duì)系數(shù)進(jìn)行量化，可得到一系列整數(shù)，這樣就可以在 FPGA 中使用。3. 硬件的實(shí)現(xiàn)和驗(yàn)證硬件的實(shí)現(xiàn)就

40、是通過(guò)常用的如原理圖或者硬件描述語(yǔ)言等方法描述出濾波器的原型，驗(yàn)證則是把前面實(shí)現(xiàn)出來(lái)的原型轉(zhuǎn)化成網(wǎng)表下載到 FPGA 器件里面，通過(guò)實(shí)際電路來(lái)觀察設(shè)計(jì)是否正確，如果不正確，要返回上面的步驟重新開(kāi)始設(shè)計(jì)。4. 設(shè)計(jì)優(yōu)化當(dāng)?shù)?3 步硬件的實(shí)現(xiàn)和驗(yàn)證正確后可以根據(jù)實(shí)際情況對(duì)設(shè)計(jì)行進(jìn)優(yōu)化，優(yōu)化完成通過(guò)驗(yàn)證，如果結(jié)果符合實(shí)際的要求，設(shè)計(jì)完成，如果不正確，則要返回上面的步驟重新開(kāi)始，直至正確為止。FIR 數(shù)字濾波器的設(shè)計(jì)流程如圖 5-4NNYY設(shè)計(jì)規(guī)范系數(shù)計(jì)算硬件實(shí)現(xiàn)及驗(yàn)證設(shè)計(jì)優(yōu)化滿足要求?滿足要求?圖 5-4 FIR 數(shù)字濾波器設(shè)計(jì)流程第六章 FIR 數(shù)字濾波器設(shè)計(jì)與系統(tǒng)優(yōu)化結(jié)果6.1 MATLAB-F

41、DATOOL 設(shè)計(jì)與分析FDATool(Filter Design & Analysis Tool)是 MATLAB 信號(hào)處理工具箱里專用的濾波器設(shè)計(jì)分析工具，MATLAB 6.0 以上的版本還專門(mén)增加了濾波器設(shè)計(jì)工具箱(Filter Design Toolbox) 。FDATool 可以設(shè)計(jì)幾乎所有的常規(guī)濾波器，包括 FIR 和 IIR 的各種設(shè)計(jì)方法。它操作簡(jiǎn)單，方便靈活。因第四章設(shè)計(jì)的寬帶功放在 20-20kHz 內(nèi)幅頻特性有衰減，故需要設(shè)計(jì)一個(gè)濾波器，使其幅頻特性在 20-20kHz 內(nèi)遞增，以達(dá)到對(duì)其進(jìn)行補(bǔ)償，使其在 20-20kHz 頻帶內(nèi)幅頻率特性基本平坦的目的。在 MA

42、TLAB 的 Command Window 中輸入 FDAtool，打開(kāi) FDATool 工具箱，其界面如圖 6-1：圖 6-1 FDATool 界面在此界面中，可以非常方便直觀的設(shè)計(jì)所需要的濾波器，并進(jìn)行系數(shù)的計(jì)算與導(dǎo)出。如圖 6-2，設(shè)置選擇與參數(shù)，設(shè)計(jì)出文中要求的濾波器，其幅頻率特性與相頻特性，沖激響應(yīng)，F(xiàn)IR 濾波器系數(shù)與零極點(diǎn)分布分別如圖 6-3，6-4，6-5，6-6。圖 6-2 本文所要求的濾波器參數(shù)選擇圖 6-3 幅頻與相頻特性圖 6-4 沖激響應(yīng)圖 6-5 零極點(diǎn)圖 6-6 FIR 濾波器系數(shù)從圖 6-6 可以看出，F(xiàn)DATool 計(jì)算出的值是一個(gè)有符號(hào)小數(shù)，而在DSPBui

43、lder 下建立的 FIR 濾波器模型需要一個(gè)整數(shù)（有符號(hào)整數(shù)類型）作為濾波器系數(shù)。所以必須進(jìn)行量化，并對(duì)得到的系數(shù)進(jìn)行歸一化，如圖 6-7。圖 6-7 量化與歸一化結(jié)果6.2 Simulink-DSP builder 建模與仿真使用 MATLAB/DSP Builder 可以對(duì)多種類型的電子線路模塊或系統(tǒng)進(jìn)行建模、分析和硬件實(shí)現(xiàn)，且更擅長(zhǎng)于一些較復(fù)雜的功能系統(tǒng)，及偏向于 高速算法方面的模塊設(shè)計(jì)和實(shí)現(xiàn)，還能利用 HDL Import 模塊將 HDL 文本設(shè)計(jì)轉(zhuǎn)變成 DSP Builder 元件。使用 DSP Builder 可以方便的在圖形化環(huán)境中設(shè)計(jì) FIR 數(shù)字濾波器，而且濾波器系數(shù)的計(jì)算可以借助 MATLAB 強(qiáng)大的計(jì)算能力和現(xiàn)成的濾波器設(shè)計(jì)工具來(lái)完成。本設(shè)計(jì)利用 Simulink-DSP Builder 建立系統(tǒng)模型，省去了直接編寫(xiě) VHDL或 Verilog 代碼的繁瑣工作。用 Simulink-DSP Builder 建立系統(tǒng)模型，只需要驗(yàn)證模型的正確性，就可以直接生成具有一定約束的 HDL 代碼，從而使設(shè)計(jì)更多的放在系統(tǒng)的建立與驗(yàn)證而不是代碼的編寫(xiě)問(wèn)