多路信號發(fā)生器的設(shè)計

1、多路信號發(fā)生器的設(shè)計制作 摘要：提出了一種基于FPGA的DDS多路信號源的原理方案和實現(xiàn)方法。該信號源以altera公司生產(chǎn)的FPGA芯片為核心，通過DA 轉(zhuǎn)換器轉(zhuǎn)換，經(jīng)FIR濾波器濾波之后輸出波形，使用按鍵控制可實現(xiàn)多路信號輸出切換。此信號源可同時輸出兩路波形信號，可為正弦波、鋸齒波、三角波和矩形波，且輸出信號的頻率、幅值靈活可調(diào)。關(guān)鍵詞：FPG A ；DDS原理；D/A轉(zhuǎn)換器；FIR濾波一、系統(tǒng)方案論證與設(shè)計1.1設(shè)計方案分析比較方案一：基于單片機(jī)的信號發(fā)生器以單片機(jī)為處理核心，采用可輸出波形的集成芯片（如8038）實現(xiàn)信號發(fā)生器，8038可同時產(chǎn)生正弦波、方波等，而且方法簡單易行，用D/

2、A轉(zhuǎn)換器的輸出來改變調(diào)制電壓，也可以實現(xiàn)數(shù)控調(diào)整頻率，但產(chǎn)生信號的頻率穩(wěn)定度不高。方案二：采用鎖相式頻率合成器設(shè)計信號發(fā)生器利用鎖相環(huán)，將壓控振蕩器（VCO）的輸出頻率鎖定在所需頻率上，該方案性能良好，但難以達(dá)到輸出頻率覆蓋系數(shù)的要求，且電路復(fù)雜。方案三：采用基于 FPGA 信號發(fā)生器設(shè)計實現(xiàn)信號源的多路同步輸出且各路間擁有固定的相位關(guān)系，在雷達(dá)、通信等多領(lǐng)域有著重要的應(yīng)用。為了實現(xiàn)此功能，大多數(shù)設(shè)計是利用單片機(jī)控制多個專用DDS芯片，實現(xiàn)多信號同步輸出。但由于采用分立的專用DDS芯片，各芯片參數(shù)很難做到完全相同，參數(shù)的差異會造成輸出信號頻率和相位不同。因此，盡管各DDS芯片采用同一頻率字，各

3、個輸出信號頻率也難以完全相同。同樣，由于參數(shù)的不一致，波形之間的相位也難以做到同步準(zhǔn)確可調(diào)，更重要的是各個信號通道間頻率差異的累積效應(yīng)可能會導(dǎo)致同步失敗。由于這些原因，要實現(xiàn)多路同步輸出且各路信號間成相干關(guān)系必須采用方案三。1.2 方案工作原理本設(shè)計中，信號源以 FPG A 為主控芯片，利用DDS原理實現(xiàn)多路信號源的設(shè)計，該信號源具有同時輸出2路模擬信號的功能，輸出波形有正弦波 、三角波 、鋸齒波和矩形波 四種選擇 ，范圍為10Hz到2000Hz，設(shè)置的步進(jìn)值在1-200Hz之間可調(diào)，頻率準(zhǔn)確度不低于1%，且每路信號的波形及頻率都可以單獨預(yù)置，兩路輸出信號幅度0-1000mV，幅度可預(yù)置，設(shè)置

4、的步進(jìn)值不大于10mv，且每路信號的幅度都可以單獨預(yù)置。能產(chǎn)生兩路頻率相同(10-2000Hz可調(diào))相位差可預(yù)置的雙相正弦信號，信號幅度0-1000mV，相位差預(yù)置范圍為0360度，設(shè)置步進(jìn)值為1度，精度為1度。輸出矩形波的占空比能在1%99%范圍內(nèi)預(yù)置，設(shè)置步進(jìn)值為1%，精度為1%。1.2.1 DDS原理DDS(Direct Digital Frequency Synthesizer) 直接數(shù)字頻率合成器, 也可叫做DDFS，DDS 是從相位的概念直接合成所需波形的一種頻率合成技術(shù)，不僅可以產(chǎn)生不同頻率的正弦波, 而且可以控制波形的初始相位。DDS原理框圖 圖1 DDS原理框圖(1)組成部分

5、內(nèi)部：相位累加器，正弦查找表外圍：DAC,LPF(低通濾波器)(2)工作過程1、 將存于rom中的數(shù)字波形，經(jīng)DAC，形成模擬量波形。2、 相位改變尋址的步長來改變輸出信號的頻率。步長即為對數(shù)字波形查表的相量。由累加器對相位增量進(jìn)行累加，累加器的值作為查表地址。3、 DAC 輸出的階梯形波形，經(jīng)低通濾波，成為模擬波形。頻率控制DDS方程：輸出頻率，輸入頻率，M頻率控制字（步進(jìn)值），N相位累加器位寬相位控制 相位偏移：相位偏移量，相位控制字1.2.2理論分析本文用產(chǎn)生正弦波信號的DDS技術(shù)來對DDS的波形合成理論進(jìn)行分析：可知，理想的正弦波信號S(t)可以表示成S(t)=Asin(2ft+a)

6、(1)由式(1)可以看出，在確定了正弦信號S(t)的振幅A和初始相位a以后，波形信號的頻率可以由相位來確定，由此可以得出下面的關(guān)系式a(t)=2ft (2)DDS技術(shù)就是利用了式(2)a(t)與時間t成線性關(guān)系的原理來實現(xiàn)的。相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖FS，加法器將頻率控制字K與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進(jìn)行線性相位累加。由此可

7、以看出，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。 用相位累加器輸出的數(shù)據(jù)作為波形存儲器(ROM)的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。 DDS在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)

8、到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。1.2.3 優(yōu)點(1)輸出頻率相對帶寬較寬輸出頻率帶寬為50%fs(理論值)。但考慮到低通濾波器的特性和設(shè)計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達(dá)到40%fs。(2)頻率轉(zhuǎn)換時間短DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時間極短。事實上，在DDS的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。因此，頻率轉(zhuǎn)換的時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。時鐘頻率越高，轉(zhuǎn)換時間越短。DDS的頻率轉(zhuǎn)換時間可達(dá)納秒數(shù)量級，比使用其它的頻率合成方法都要短數(shù)個數(shù)量級。(3

9、)頻率分辨率極高若時鐘fs 的頻率不變，DDS的頻率分辨率就由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多小于1mHz甚至更小。(4)相位變化連續(xù)改變DDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。(5)輸出波形的靈活性只要在DDS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM，即可以方便靈活地實現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能，產(chǎn)生FSK、PSK、ASK和MSK等信號。另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，

10、就可以實現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)DDS的波形存儲器分別存放正弦和余弦函數(shù)表時，既可得到正交的兩路輸出。2、 核心部件硬件設(shè)計2.1 系統(tǒng)時鐘、復(fù)位鍵設(shè)計圖FPGA核心板采用有源晶振模塊。有源晶振有四只引腳是一個完整的振蕩器，里面除了石英晶體外還有晶體管和阻容元件。有源晶振不需要DSP的內(nèi)部振蕩器，信號質(zhì)量好，比較穩(wěn)定，連接方式簡單，不需要復(fù)雜的電路。2.2 按鍵模塊設(shè)計圖FPGA核心板提供5個獨立按鍵，外接按鍵比較繁瑣，本設(shè)計利用按鍵模塊調(diào)節(jié)輸出信號的波形、幅值、頻率等參數(shù)。2.3 LCD模塊設(shè)計圖2.4 D/A轉(zhuǎn)換設(shè)計圖本設(shè)計通過D/A轉(zhuǎn)換芯片，將FPGA

11、產(chǎn)生的數(shù)字信號轉(zhuǎn)換為模擬信號，在示波器上顯示輸出。3、 系統(tǒng)軟件設(shè)計分析本系統(tǒng)分為4個部分：FPGA主控電路，液晶顯示，數(shù)模轉(zhuǎn)換，鍵盤控制，框圖如圖1所示。本設(shè)計利用 FPGA及DDS原理，綜合實現(xiàn) 了多路信號源 的功能：能夠同時輸出 32 路模擬信號，且信號的頻率 、 幅度均可通過上位機(jī)軟件由用戶設(shè)定。特別的，當(dāng)輸 出需求改變時，只要改變存儲波形信息的R OM 數(shù)據(jù)就可以靈活地實現(xiàn)任意波形的多路信號，而不用另行制版。這樣既節(jié)，省時問，又減小了開銷 ，非常有利于信號源的擴(kuò)展與改進(jìn)。1、整體框圖圖1設(shè)計整體框圖2、建模圖（1）主建模圖（2）DDS建模圖（3）PWM建模圖四、作品成效總結(jié)分析（1）

12、兩路信號均可程控選擇輸出正弦波、矩形波、三角波，頻率可預(yù)置，范圍為10Hz到2000Hz，設(shè)置的步進(jìn)值在1-200Hz之間可調(diào)，頻率準(zhǔn)確度不低于1%，且每路信號的波形及頻率都可以單獨預(yù)置。（2）兩路輸出信號幅度0-1000mV，幅度可預(yù)置，設(shè)置的步進(jìn)值不大于10mv，且每路信號的幅度都可以單獨預(yù)置。（3）能產(chǎn)生兩路頻率相同(10-2000Hz可調(diào))相位差可預(yù)置的雙相正弦信號，信號幅度0-1000mV，相位差預(yù)置范圍為0360度，設(shè)置步進(jìn)值為1度，精度為1度。（4）輸出矩形波的占空比能在1%99%范圍內(nèi)預(yù)置，設(shè)置步進(jìn)值為1%，精度為1%。（5）信號發(fā)生器能夠分別顯示各路輸出信號的頻率、幅度、相位偏移，其顯示誤差不大于1%（6）信號發(fā)生器自帶LCD顯示，能夠顯示各路輸出信號的波形圖示例。（7）能產(chǎn)生三路頻率為50Hz、相位差可預(yù)置的三相正弦交流信號，信號幅度0-1000mV，各相相位差預(yù)置為120度，其誤差絕對值不大于1%。五、輸出波形由上位機(jī)可設(shè)置信 號源波形為正 弦波 、矩形波 、三角波和鋸齒波，且可設(shè) 置其頻率 、幅值。實驗信號源輸出波形如下圖所示。從圖中可以看出，信號源輸出信號波形光滑，頻率穩(wěn)定度高，滿足設(shè)計要求。1正