科研訓(xùn)練報(bào)告通信工程

1、 .課程設(shè)計(jì)（論文）課程名稱： 科研訓(xùn)練 題 目：基于Quartus設(shè)計(jì)實(shí)現(xiàn)15位的m序列發(fā)生器院 （系）： 機(jī)械電子工程系 專業(yè)班級(jí)： 通信工程1001 姓 名： XXX 學(xué) 號(hào)： 2010060201XX 指導(dǎo)教師： XXX 2012年7月13日建筑科技大學(xué)華清學(xué)院課程設(shè)計(jì)（論文）任務(wù)書專業(yè)班級(jí)：通信工程XXX 學(xué)生： XXXX 指導(dǎo)教師（簽名）：一、課程設(shè)計(jì)（論文）題目 基于Quartus設(shè)計(jì)實(shí)現(xiàn)15位的m序列發(fā)生器二、本次課程設(shè)計(jì)（論文）應(yīng)達(dá)到的目的用Verilog語言產(chǎn)生15位的m序列三、本次課程設(shè)計(jì)（論文）任務(wù)的主要容和要求（包括原始數(shù)據(jù)、技術(shù)參數(shù)、設(shè)計(jì)要求等）1.掌握Verilo

2、g語言，熟悉使用Quartus軟件進(jìn)行仿真 2.理解m序列的原理以與對(duì)應(yīng)的硬件電路 3.要求仿真結(jié)果正確，且有復(fù)位信號(hào)（低有效）對(duì)序列發(fā)生器進(jìn)行復(fù)位四、應(yīng)收集的資料與主要參考文獻(xiàn)：1 王金明，吉斌.數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL.電子工業(yè)2 頌華，毛宮.數(shù)字電子技術(shù)基礎(chǔ).電子科技大學(xué)五、審核批準(zhǔn)意見教研室主任（簽字）目錄第一章 緒 論31.1研究此課題的目的31.2 偽隨機(jī)序列的應(yīng)用和意義31.3 偽隨機(jī)序列研究現(xiàn)狀41.4 研究容5第二章 設(shè)計(jì)中基本知識(shí)的介紹52.1 Altera Quartus II介紹52.2Verilog-HDL硬件描述語言概述52.3 m序列碼發(fā)生器6第三章

3、m序列生成單元的電路設(shè)計(jì)83.1 系統(tǒng)組成83.2 m序列發(fā)生器8第四章 設(shè)計(jì)中用的各模塊介紹94.1序列信號(hào)發(fā)生器原理94.2序列信號(hào)發(fā)生器的設(shè)計(jì)94.2.1 反饋移位型序列信號(hào)發(fā)生器94.2.2計(jì)數(shù)型序列碼發(fā)生器104.3 移位寄存器11第五章 Quartus II115.1 Quartus II的簡(jiǎn)介115.2 Quartus II軟件的功能125.3 Quartus II軟件的啟動(dòng)13第六章 序列信號(hào)發(fā)生器的設(shè)計(jì)仿真實(shí)現(xiàn)146.1仿真146.2 Verilog-HDL語言實(shí)現(xiàn)146.3仿真數(shù)據(jù)16第七章 結(jié) 論18參考文獻(xiàn)19第一章 緒 論1.1 研究此課題的目的偽隨機(jī)信號(hào)并非隨機(jī)生成

4、的信號(hào)，而是通過相對(duì)復(fù)雜的一定算法得出的有規(guī)律可循的變化信號(hào)。他具有良好的隨機(jī)性和接近于白噪聲的相關(guān)函數(shù)，并且有預(yù)先的可確定性和可重復(fù)性。這些特性使得偽隨機(jī)序列得到了廣泛的應(yīng)用。常用于跳頻通訊和加密通訊。1.2 偽隨機(jī)序列的應(yīng)用和意義1在通信加密中的應(yīng)用 m序列自相關(guān)性較好，容易產(chǎn)生和復(fù)制，而且具有偽隨機(jī)性，利用m序列加密數(shù)字信號(hào)使加密后的信號(hào)在攜帶原始信息的同時(shí)具有偽噪聲的特點(diǎn)，以達(dá)到在信號(hào)傳輸?shù)倪^程中隱藏信息的目的；在信號(hào)接收端，再次利用m序列加以解密，恢復(fù)出原始信號(hào)。 2 在雷達(dá)信號(hào)設(shè)計(jì)中的應(yīng)用 近年興起的擴(kuò)展頻譜雷達(dá)所采用的信號(hào)是已調(diào)制的具有類似噪聲性質(zhì)的偽隨機(jī)序列，它具有很高的距離分

5、辨力和速度分辨力。這種雷達(dá)的接收機(jī)采用相關(guān)解調(diào)的方式工作，能夠在低信噪比的條件下工作，同時(shí)具有很強(qiáng)的抗干擾能力。該型雷達(dá)實(shí)質(zhì)上是一種連續(xù)波雷達(dá)，具有低截獲概率性，是一種體制新、性能高、適應(yīng)現(xiàn)代高技術(shù)戰(zhàn)爭(zhēng)需要的雷達(dá)。采用偽隨機(jī)序列作為發(fā)射信號(hào)的雷達(dá)系統(tǒng)具有許多突出的優(yōu)點(diǎn)。首先，它是一種連續(xù)波雷達(dá)，可以較好地利用發(fā)射機(jī)的功率。其次，它在一定的信噪比時(shí)，能夠達(dá)到很好的測(cè)量精度，保證測(cè)量的單值性，比單脈沖雷達(dá)具有更高的距離分辨力和速度分辨力。最后，它具有較強(qiáng)的抗干擾能力，敵方要干擾這種寬帶雷達(dá)信號(hào)，將比干擾普通的雷達(dá)信號(hào)困難得多。 3 在通信系統(tǒng)中的應(yīng)用 偽隨機(jī)序列是一種貌似隨機(jī)，實(shí)際上是有規(guī)律的周期

6、性二進(jìn)制序列，具有類似噪聲序列的性質(zhì)，在CDMA中，地址碼都是從偽隨機(jī)序列中選取的，在CDMA中使用一種最易實(shí)現(xiàn)的偽隨機(jī)序列：m序列，利用m序列不同相位來區(qū)分不同用戶；為了數(shù)據(jù)安全，在CDMA的尋呼信道和正向業(yè)務(wù)信道中使用了數(shù)據(jù)掩碼（即數(shù)據(jù)擾亂）技術(shù)，其方法是用長(zhǎng)度為2的42次方減1的m序列用于對(duì)業(yè)務(wù)信道進(jìn)行擾碼（注意不是擴(kuò)頻），它在分組交織器輸出的調(diào)制字符上進(jìn)行，通過交織器輸出字符與長(zhǎng)碼PN碼片的二進(jìn)制模工相加而完成。1.3 偽隨機(jī)序列研究現(xiàn)狀迄今為止，人們獲得的偽隨機(jī)序列仍主要是PC（相控）序列，移位寄存器序列（m和M序列），Gold序列，GMW序列，級(jí)聯(lián)GMW序列，Kasami序列，Be

7、nt序列，No序列。其中m序列是最有名和最簡(jiǎn)單的,也是研究的最透徹的序列。m序列還是研究其它序列的基礎(chǔ)。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿足一定條件的族序列數(shù)很少(對(duì)于本原多項(xiàng)式的階數(shù)小于等于13的m序列，互為優(yōu)選對(duì)的序列數(shù)不多于6)，且線性復(fù)雜度很小。1.4 研究容首先研究生成序列的反饋移位寄存器、反饋邏輯函數(shù)。主要研究它們的生成、隨機(jī)特性以與相關(guān)特性，并分析它們的優(yōu)缺點(diǎn)以與存在的問題。最后在理論證明的基礎(chǔ)上應(yīng)用Quartus II仿真驗(yàn)證它們的隨機(jī)特性，并用仿真作出m序列相關(guān)特性圖形。第二章 設(shè)計(jì)中基本知識(shí)的介紹2.1 Altera Quartus II介紹Altera Quart

8、us II （3.0和更高版本）設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。2.2Verilog-HDL硬件描述語言概述Verilog HDL語言最初是于

9、1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時(shí)它只是一種專用語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實(shí)用的語言逐漸為眾多設(shè)計(jì)者所接受。在一次努力增加語言普與性的活動(dòng)中，Verilog HDL語言于1990年被推向公眾領(lǐng)域。 Open Verilog International （OVI）是促進(jìn)Verilog發(fā)展的國(guó)際性組織。1992年， OVI決定致力于推廣Verilog OVI標(biāo)準(zhǔn)成為IEEE標(biāo)準(zhǔn)。這一努力最后獲得成功，Verilog 語言于1995年成為IEEE標(biāo)準(zhǔn)，稱為IEEE Std

10、 13641995。2.3 m序列碼發(fā)生器m序列碼也稱偽隨機(jī)序列碼，其主要特點(diǎn)是：（1）每個(gè)周期中，“1”碼出現(xiàn)2n-1次，“0”碼出現(xiàn)2n-1-1次，即0、1出現(xiàn)概率幾乎相等。（2）序列中連1的數(shù)目是n，連0的數(shù)目是n-1。（3）分布無規(guī)律，具有與白噪聲相似的偽隨機(jī)特性。由于具有這些特點(diǎn)，m序列碼在通信、雷達(dá)、系統(tǒng)可靠性測(cè)試等方面獲得了廣泛地應(yīng)用。m序列碼發(fā)生器是一種反饋移位型結(jié)構(gòu)的電路，它由n位移位寄存器加異或反饋網(wǎng)絡(luò)組成，其序列長(zhǎng)度M2n-1，只有一個(gè)多余狀態(tài)即全0狀態(tài)，所以稱為最大線性序列碼發(fā)生器。由于其結(jié)構(gòu)已定型，且反饋函數(shù)和連接形式都有一定的規(guī)律，因此利用查表的方式就可以設(shè)計(jì)出m序

11、列碼。列出部分m序列碼的反饋函數(shù)F和移存器位數(shù)n的對(duì)應(yīng)關(guān)系。如果給定一個(gè)序列信號(hào)長(zhǎng)度M，則根據(jù)M2n-1求出n，由n查表便可以得到相應(yīng)的反饋函數(shù)F。M序列反饋函數(shù)表nM=2n-1反饋函數(shù)F111231,2371，3或2，34154，35315，36636，571277，682258，6，5，495119,5101023210,711204711,912409512,11,8,613819113,12,10，9141638314,13,11,915327671514,13,111713107117,141826214318,17,16,13,195228719,18,1

12、7,1420104857520,1721209715121,1922419430322,2123838860723,18241677721524,23,21,20注：反饋函數(shù)F可由本原多項(xiàng)式求得，每級(jí)F可有一種或多種。第三章 m序列生成單元的電路設(shè)計(jì)圖12 改進(jìn)型簡(jiǎn)單線性碼序列發(fā)生器3.1 系統(tǒng)組成系統(tǒng)主要由兩部分組成：一部分是組成主電路的移位寄存器（由八個(gè)D觸發(fā)器串接而成）；另一部分反饋電路由異或門組成。系統(tǒng)正常工作時(shí)，這兩部分共同產(chǎn)生m序列，并且將需要反饋的某級(jí)的輸出端，通過異或，將信號(hào)輸送到第一級(jí)的輸入端。每來一個(gè)時(shí)鐘信號(hào)，輸出數(shù)據(jù)向左移移移位。通過這些數(shù)據(jù)的位移，可以總結(jié)出規(guī)律性的變化

13、。3.2 m序列發(fā)生器根據(jù)移位寄存器的結(jié)構(gòu)可以知道，其由若干個(gè)D觸發(fā)器構(gòu)成。如果對(duì)每一個(gè)觸發(fā)器進(jìn)行描述的話，那么程序就會(huì)冗長(zhǎng)，對(duì)程序的運(yùn)行速度有一定的影響，特別是多級(jí)移位寄存器來說。因此，就必須事先在庫(kù)中建好，一遍隨時(shí)調(diào)用。所以，就采取用COMPONENT語句來描述，這樣就減短程序的長(zhǎng)度。第四章 設(shè)計(jì)中用的各模塊介紹4.1序列信號(hào)發(fā)生器原理序列信號(hào)發(fā)生器是能夠循環(huán)產(chǎn)生一組或多組序列信號(hào)的時(shí)序電路，它可以用寄存器或計(jì)數(shù)器構(gòu)成。序列信號(hào)的種類很多，按照序列循環(huán)長(zhǎng)度M和觸發(fā)器數(shù)目n的關(guān)系一般可分為三種：（1） 最大循環(huán)長(zhǎng)度序列碼，M2n。（2） 最大線性序列碼（m序列碼），M=2n1。（3） 任意循

14、環(huán)長(zhǎng)度序列碼，M2n。4.2序列信號(hào)發(fā)生器的設(shè)計(jì) 通常在許多情況下，要求按照給定的序列信號(hào)來設(shè)計(jì)序列信號(hào)發(fā)生器。序列信號(hào)發(fā)生器一般有兩種結(jié)構(gòu)形式：一種是反饋移位型，另一種是計(jì)數(shù)型。4.2.1 反饋移位型序列信號(hào)發(fā)生器 反饋移位型序列碼發(fā)生器的結(jié)構(gòu)框圖如圖所示，它由移位寄存器和組合反饋網(wǎng)絡(luò)組成，從移存器的某一輸出端可以得到周期性的序列碼。其設(shè)計(jì)按以下步驟進(jìn)行：（1）根據(jù)給定序列信號(hào)的循環(huán)長(zhǎng)度M，確定移存器位數(shù)n，2n-1M2n。 （2）確定移位寄存器的M個(gè)獨(dú)立狀態(tài)。將給定的序列碼按照移位規(guī)律n位一組，劃分位M個(gè)狀態(tài)。若M個(gè)狀態(tài)中出現(xiàn)重復(fù)現(xiàn)象，則應(yīng)增加移存器位數(shù) 。用n+1位再重復(fù)上述過程，直到劃

15、分為M個(gè)獨(dú)立狀態(tài)為止。 圖3 反饋移位型序列信號(hào)發(fā)生器框圖（3）根據(jù)M個(gè)不同狀態(tài)列出移存器的狀態(tài)表和反饋函數(shù)表，求出反饋函數(shù)F的表式。（4）檢查自啟動(dòng)性能（5）畫邏輯圖。4.2.2計(jì)數(shù)型序列碼發(fā)生器計(jì)數(shù)型序列碼發(fā)生器結(jié)構(gòu)框圖如圖所示。它由計(jì)數(shù)器和組合輸出網(wǎng)絡(luò)兩部分組成，序列碼從組合輸出網(wǎng)絡(luò)輸出。設(shè)計(jì)過程分兩步：（1） 根據(jù)序列碼的長(zhǎng)度M設(shè)計(jì)模M計(jì)數(shù)器，狀態(tài)可以自定；（2） 按計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移關(guān)系和序列碼的要求設(shè)計(jì)組合輸出網(wǎng)絡(luò)。由于計(jì)數(shù)器的狀態(tài)設(shè)置和輸出序列的更改比較方便，而且還能同時(shí)產(chǎn)生多組序列碼。4.3 移位寄存器寄存器一般有多個(gè)觸發(fā)器組成，通常有鎖存寄存器和移位寄存器。本次介紹的寄存器是由

16、若干個(gè)D觸發(fā)器組成的線性移位寄存器（反饋型）。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下一次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。 線性反饋移位寄存器是一種應(yīng)用廣泛的數(shù)字部件，其結(jié)構(gòu)簡(jiǎn)單、速度快，被應(yīng)用于許多領(lǐng)域。例如，在擴(kuò)頻通信系統(tǒng)中，由它構(gòu)成的偽隨機(jī)數(shù)（PN碼）發(fā)生器是這類系統(tǒng)的核心。在建自測(cè)試系統(tǒng)中，由它構(gòu)成測(cè)試圖案發(fā)生器。另外，它也被廣泛應(yīng)用于糾錯(cuò)編碼、數(shù)字加密等領(lǐng)域。第五章 Quartus II5.1 Quartus II的簡(jiǎn)介Quartus II 是Altera公司的綜合性PLD/FP

17、GA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以與AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，嵌自有的綜合器以與仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。 Quartus II可以在XP、Linux以與Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段

18、使用熟悉的第三方EDA工具。 此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn).5.2 Quartus II軟件的功能Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： (1)可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； (2)芯

19、片（電路）平面布局連線編輯； (3)LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；(4)功能強(qiáng)大的邏輯綜合工具； (5)完備的電路功能仿真與時(shí)序邏輯仿真工具； (6)定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析； (7)可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析； (8)支持軟件源文件的添加和創(chuàng)建，并將它們起來生成編程文件； (9)使用組合編譯方式可一次完成整體設(shè)計(jì)流程； (10)自動(dòng)定位編譯錯(cuò)誤； (11)高效的期間編程與驗(yàn)證工具； (12)可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件； (13)能

20、生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。5.3 Quartus II軟件的啟動(dòng)方法一、直接雙擊桌面上的圖標(biāo) ，可以打開Quartus II 軟件；方法二、執(zhí)行：開始程序AlteraQuartus II 10.0sp1Quartus II 10.0sp1(32.bit)菜單命令，可以打開軟件。啟動(dòng)軟件后，若你的電腦沒有連接到Internet互聯(lián)網(wǎng)，會(huì)出現(xiàn)如下圖所示的提示，提示你沒有連接到Altera的官方，將無法獲得更新的資源。點(diǎn)擊確定繼續(xù)，因?yàn)檫@不影響軟件的正常使用。第六章 序列信號(hào)發(fā)生器的設(shè)計(jì)仿真實(shí)現(xiàn)6.1仿真仿真就是對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行一項(xiàng)全面徹底的測(cè)試，以確保設(shè)計(jì)項(xiàng)

21、目的功能和時(shí)序特性，以與最后的硬件器件的功能與原設(shè)計(jì)相吻合。仿真操作前必須利用QuartusII的波形編輯器建立一個(gè)矢量波形文件以作仿真激勵(lì)。VWF文件將仿真輸入矢量和仿真輸出描述成為一波形的圖形來實(shí)現(xiàn)仿真。QuartusII允許對(duì)整個(gè)設(shè)計(jì)項(xiàng)目進(jìn)行仿真測(cè)試，也可以對(duì)該設(shè)計(jì)中的任何子模塊進(jìn)行仿真測(cè)試。方法是設(shè)定為“Simulation focus”。仿真設(shè)定單元（Simulation Settings）允許設(shè)計(jì)者指定該模塊的仿真類型，仿真覆蓋的時(shí)序和矢量激勵(lì)源等。Time/Vectors仿真參數(shù)設(shè)定窗允許設(shè)定仿真時(shí)間區(qū)域，以與矢量激勵(lì)源。對(duì)工程的編譯通過后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以

22、了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。6.2 Verilog-HDL語言實(shí)現(xiàn)對(duì)圖2所示的類似電路進(jìn)行Verilog-HDL語言描述，同時(shí)，在程序中增加必要的存儲(chǔ)單元設(shè)計(jì)，即可 實(shí)現(xiàn)設(shè)計(jì)思想。圖2所示的電路，在采用VHDL語言描述時(shí)，采用結(jié)構(gòu)描述方式較為合適?？删幊蘭序列發(fā)生器的程序設(shè)計(jì)如下：15位的m序列發(fā)生器的程序module M15Serial( input c_clk, input iN_rst, output o_ser );reg 3:0flow = 4'b0001; assign o_ser = flow0; always(posedge c_clk or negedge iN_rst) begin if(iN_rst) flow <= 4'b0001; else begin flow3:1 <= flow2:0; flow0 <= flow3 flow2; end endendmodule/output o_ser 是序列輸出6.3仿