電路四輸入與非門設(shè)計

1、課程設(shè)計任務書學生姓名： 專業(yè)班級： 電子1003班 指導教師： 封小鈺 工作單位： 信息工程學院 題 目: CMOS四輸入與非門電路設(shè)計 初始條件：計算機、ORCAD軟件、L-EDIT軟件 要求完成的主要任務: （包括課程設(shè)計工作量及其技術(shù)要求，以及說明書撰寫等具體要求）1、課程設(shè)計工作量：2周2、技術(shù)要求：（1）學習ORCAD軟件、L-EDIT軟件。（2）設(shè)計一個CMOS四輸入與非門電路。（3）利用ORCAD軟件、L-EDIT軟件對該電路進行系統(tǒng)設(shè)計、電路設(shè)計和版圖設(shè)計，并進行相應的設(shè)計、模擬和仿真工作。3、查閱至少5篇參考文獻。按武漢理工大學課程設(shè)計工作規(guī)范要求撰寫設(shè)計報告書。全文用A4

2、紙打印，圖紙應符合繪圖規(guī)范。時間安排：布置課程設(shè)計任務、選題；講解課程設(shè)計具體實施計劃與課程設(shè)計報告格式的要求；課程設(shè)計答疑事項。2013.11.25-11.27學習ORCAD軟件、L-EDIT軟件，查閱相關(guān)資料，復習所設(shè)計內(nèi)容的基本理論知識。2013.11.28-12.5對CMOS四輸入與非門電路進行設(shè)計仿真工作，完成課設(shè)報告的撰寫。2013.12.6 提交課程設(shè)計報告，進行答辯。指導教師簽名： 年 月 日系主任（或責任教師）簽名： 年 月 日目錄摘要IAbstractII1 緒論12 設(shè)計內(nèi)容及要求22.1 設(shè)計的目的及主要任務22.2 設(shè)計思想23軟件介紹33.1 OrCAD簡介33.2

3、 L-Edit簡介44 COMS四輸入與非門電路介紹54.1 COMS四輸入與非門電路組成54.2 四輸入與非門電路真值表65 Cadence中四輸入與非門電路的設(shè)計75.1 四輸入與非門電路原理圖的繪制75.2 四輸入與非門電路的仿真86 L-EDIT中四輸入與非門電路版圖的設(shè)計106.1 版圖設(shè)計的基本知識106.2 基本MOS單元的繪制116.3 COMS四輸入與非門的版圖設(shè)計137課程設(shè)計總結(jié)14參考文獻15摘要與非門是一種非常常用的數(shù)字門電路，本文詳細介紹了基于CMOS管的L-EDIT環(huán)境下的四輸入與非門電路設(shè)計仿真及版圖布局設(shè)計驗證。通過正向設(shè)計的思從邏輯設(shè)計、電路設(shè)計、版圖設(shè)計和

4、工藝設(shè)計封面出發(fā)，實現(xiàn)了電路指標明確化、功能電路化、邏輯明確化的工業(yè)版圖制作標準，同時本設(shè)計還通過TSPICE仿真驗證了設(shè)計的正確性。關(guān)鍵詞：與非門、L-EDIT、TSPICEAbstractNAND gate is a very common digital gates, This paper describes the design verification based on NAND gate circuit design simulation and layout layout MOS tube L-EDIT environment. By forward thinking desig

5、n from logic design, circuit design, layout design and process design cover starting to realize the circuit indicators clear, functional circuit, then clear, then the logical layout of industrial production standards, while the design is verified through simulation TSPICE correctness of the design.K

6、eywords: NAND gate、L-EDIT、TSPICE1 緒論集成電路工藝加工能力基本是按照摩爾定律的規(guī)則不斷提高的， 目前 90nm 加工工藝已經(jīng)成為量產(chǎn)的主流工藝。集成電路加工能力每年的平均增長率可以達到 58%，但設(shè)計方面生產(chǎn)力的提高與制造能力之間一直存在差距，根據(jù)統(tǒng)計數(shù)據(jù)，集成電路設(shè)計效率每年的增長率約為 21%，與加工能力的增長率之間存在著較大的差距。為了能有效利用制造能力，需要從各個層面來提高設(shè)計效率。從歷史上看，集成電路設(shè)計技術(shù)大約每 10 年都會有一次方法學上的突破。二十世紀70 年代開始出現(xiàn)了版圖輸入（LE）技術(shù)，發(fā)展到二十世紀80年代出現(xiàn)了布局布線（P&R）技術(shù)，

7、 再發(fā)展到二十世紀90年代的綜合（Synthesis）技術(shù) 直到目前的 SoC設(shè)計技術(shù)， 每次技術(shù)突破都帶來了設(shè)計效率上的飛躍，這種影響如圖2 所示。 同時，集成電路工藝水平已越來越受到半導體器件的物理限制，從而帶來了許多新的器件結(jié)構(gòu)、 新工藝和新材料的極限，加工線寬不斷縮減也產(chǎn)生了很多寄生效應問題。這種變化對設(shè)計技術(shù)的影響是多方面的，它不僅使得集成電路的特征尺寸減少，同時也使工作時鐘頻率升高， 設(shè)計復雜度變高，電源電壓降低，功耗變大，而且很多過去可以不關(guān)心的寄生效應和參數(shù)等已經(jīng)成為現(xiàn)代設(shè)計中必須處理的因素。為了保證設(shè)計技術(shù)能夠跟上制造工藝發(fā)展的需要，必須從多個方面入手來研究新工藝條件下的設(shè)計

8、技術(shù)問題。未來的集成電路設(shè)計過程中要考慮的因素越來越多， 而且這些因素之間相互影響， 很多情況下所使用的設(shè)計步驟和工具、設(shè)計流程等是緊密相關(guān)的。在過去的設(shè)計過程中， 綜合、 時序分析和部分布局的工作是結(jié)合在一起的，以便解決布局對綜合和連線延遲的影響。目前采用的設(shè)計流程中通過對模塊進行分析和優(yōu)化來保證芯片可以滿足多種指標要求，包括性能、功耗、噪聲、面積以及可測性和可制造性等； 在將來的設(shè)計流程中， 對設(shè)計要實現(xiàn)的軟件/硬件部分需要進行協(xié)同分析、協(xié)同設(shè)計與協(xié)同優(yōu)化等，以便達到要求的性能指標。這對設(shè)計方法、工具、流程等都提出了新的挑戰(zhàn)，需要以新的方法來解決實際問題。集成電路系統(tǒng)的設(shè)計更多的是體現(xiàn)在設(shè)

9、計方法學上，而不是設(shè)計工具的支持上。CMOS集成電路由于工藝技術(shù)的進步以及功耗低、穩(wěn)定性高、抗干擾性強、噪聲容限大、可等比例縮小、以及可適應較寬的環(huán)境溫度和電源電壓等一系列優(yōu)點，成為現(xiàn)在IC設(shè)計的主流技術(shù)。在CMOS集成電路設(shè)計中，異或電路的設(shè)計與應用是非常重要的。IC設(shè)計者可以根據(jù)芯片的不同功能和要求采用各種不同結(jié)構(gòu)的異或電路，從而實現(xiàn)電路的最優(yōu)化設(shè)計。2 設(shè)計內(nèi)容及要求2.1 設(shè)計的目的及主要任務（1）學習ORCAD軟件，L-EDIT軟件。（2）設(shè)計一個CMOS四輸入與非門電路。（3）利用ORCAD軟件，L-EDIT軟件對該電路進行系統(tǒng)設(shè)計、電路設(shè)計和版圖設(shè)計，并進行相應的設(shè)計、模擬和仿真

10、工作。2.2 設(shè)計思想本設(shè)計首先在ORCAD中進行四輸入與非門電路電路圖的繪制，然后運用其中的仿真功能對電路予以仿真調(diào)試，接著在L-EDIT軟件中制定規(guī)則、繪制版圖、DRC檢查。整個設(shè)計的核心是版圖的設(shè)計，充分了解設(shè)計的基本原理、設(shè)計的規(guī)則。仿真檢驗是否達到最初的設(shè)計要求。3軟件介紹3.1 OrCAD簡介OrCAD Capture(以下以Capture代稱)是一款基于Windows操作環(huán)境下的電路設(shè)計工具。利用Capture軟件，能夠?qū)崿F(xiàn)繪制電路原理圖以及為制作PCB和可編程的邏輯設(shè)計提供連續(xù)性的仿真信息。Cadence OrCADCapture是一款多功能的PCB原理圖輸入工具。OrCADC

11、apture作為行業(yè)標準的PCB原理圖輸入方式，是當今世界最流行的原理圖輸入工具之一，具有簡單直觀的用戶設(shè)計界面。OrCADCaptureCIS具有功能強大的元件信息系統(tǒng)，可以在線和集中管理元件數(shù)據(jù)庫，從而大幅提升電路設(shè)計的效率。OrCADCapture提供了完整的、可調(diào)整的原理圖設(shè)計方法，能夠有效應用于PCB的設(shè)計創(chuàng)建、管理和重用。將原理圖設(shè)計技術(shù)和PCB布局布線技術(shù)相結(jié)合，OrCAD能夠幫助設(shè)計師從一開始就抓住設(shè)計意圖。不管是用于設(shè)計模擬電路、復雜的PCB、FPGA和CPLD、PCB改版的原理圖修改，還是用于設(shè)計層次模塊，OrCADCapture都能為設(shè)計師提供快速的設(shè)計輸入工具。此外，O

12、rCADCapture原理圖輸入技術(shù)讓設(shè)計師可以隨時輸入、修改和檢驗PCB設(shè)計。OrCAD軟件系統(tǒng)的功能及特點：1.不僅可以對模擬電路進行直流、交流、瞬態(tài)等基本電路特性分析，而且可進行噪聲分析、溫度分析、優(yōu)化設(shè)計等復雜的電路特性分析。2.不僅可以對模擬電路進行計算機輔助分析，而且可對數(shù)字電路、數(shù)/?；旌想娐愤M行計算機模擬。3.科研在WINDOWS環(huán)境下，以人機交互方式運行。繪制好電路圖以后，即可直接進行電路模擬，無需用戶編制繁雜的輸入文件。再模擬過程中，可以隨時分析觀察模擬結(jié)果，從電路圖上修改設(shè)計。4.OrCAD軟件集成了電路原理圖繪制、印制電路板設(shè)計、數(shù)字/模擬電路仿真、可編程邏輯器建設(shè)計等

13、等功能，它的元器件庫也是所有EDA軟件中最豐富的，再世界上它一只是EDA軟件的首選。OrCAD軟件系統(tǒng)中主要包括OrCAD/CaptureCIS、OrCAD/PSpiceA/D、OrCAD/LayoutPlus等，其中每一部分可以根據(jù)需要單獨使用，也可以共同組成完整的EDA系統(tǒng)。3.2 L-Edit簡介 TannerPro的設(shè)計流程很簡單。將要設(shè)計的電路先以S-Edit編輯出電路圖，再將該電路圖輸出成SPICE文件。接著利用T-Spice將電路圖模擬并輸出成SPICE文件，如果模擬結(jié)果有錯誤，則回到S-Edit檢查電路圖，如果T-Spice模擬結(jié)果無誤，則以L-Edit進行布局圖設(shè)計。用L-E

14、dit進行布局圖設(shè)計后要以DRC功能做設(shè)計規(guī)則檢查，若違反設(shè)計規(guī)則，再將布局圖進行修改直到設(shè)計規(guī)則檢查無誤為止。將驗證過的布局圖轉(zhuǎn)化成SPICE文件，再利用T-Spice模擬，若有錯誤，再回到L-Edit修改布局圖。最后利用LVS將電路圖輸出的SPICE文件與布局圖轉(zhuǎn)化的SPICE文件進行對比，若對比結(jié)果不相等，則回去修正L-Edit或S-Edit的圖。直到驗證無誤后，將L-Edit設(shè)計好的布局圖輸出成GDSII文件類型，再交由工廠去制作整個電路所需的掩膜板。4 COMS四輸入與非門電路介紹4.1 COMS四輸入與非門電路組成與非門是與門和非門的結(jié)合，先進行與運算，再進行非運算。與非運算輸入要

15、求有兩個，如果輸入都用0和1表示的話，那么與運算的結(jié)果就是這兩個數(shù)的乘積。如1和1（兩端都有信號），則輸出為0；1和0，則輸出為1；0和0，則輸出為1。與非門的結(jié)果就是對兩個輸入信號先進行與運算，再對此與運算結(jié)果進行非運算的結(jié)果。簡單說，與非與非，就是先與后非。圖1 與非門電路圖圖2 與非門電路圖4.2 四輸入與非門電路真值表與非門（英語：NAND gate）是數(shù)字電路的一種基本邏輯電路。若當輸入均為高電平（1），則輸出為低電平（0）；若輸入中至少有一個為低電平（0），則輸出為高電平（1）。四輸入門的邏輯表達式為：Y=(ABCD)=A+B+C+D。其真值表如下所示：表1 四輸入與非門電路真值表

16、ABCDY000010001100101001110100101011011010111110001100111010110111110011101111101111105 Cadence中四輸入與非門電路的設(shè)計5.1 四輸入與非門電路原理圖的繪制CaptureCIS的Project用來管理相關(guān)文件及屬性。在菜單欄中選擇filenewProject，進行原理圖設(shè)計時，選中“Schematic”。在“Name”中輸入工程名稱，在“Location”中填寫工程所在的路徑。填寫完成后點擊確定，Capture就會自動生產(chǎn)該工程的原理圖文件目錄。同時，Capture會自動創(chuàng)建*.dsn、*.opj等相關(guān)

17、文件。接下來，點擊進入Schematic窗口，進行原理圖繪制，其編輯窗口如下圖3所示：圖3 Cadence的原理圖編輯窗口點擊工具箱的元器件按鈕，使其選中，再點擊對象選擇器左邊中間的置P按鈕，出現(xiàn)“Pick Devices” 對話框，在元器件庫中選擇需要的合適元器件擺好后，接下來進行線路連接，完成原理圖的繪制，繪制好的原理圖如下圖4所示：圖4四輸入與非門電路原理圖5.2 四輸入與非門電路的仿真完成四輸入與非門電路原理圖的繪制后，下面進行電路的仿真測試，在電路的仿真開始之前需要在電路的輸入端加上輸入信號，如下圖5所示：圖5 電路仿真輸入信號設(shè)置完成電路仿真設(shè)置之后，下面便進行電路的仿真，觀察電路

18、的輸出的波形如下圖6所示：圖6 電路仿真波形根據(jù)四輸入與非門電路的的真值表可知，只有當輸入Vi1、Vi2、Vi3、Vi4同時為高電平（1）時，電路輸出才為低電平（0），在其他的輸入情況下電路輸出都為高電平（0）。觀察上圖的電路仿真輸出結(jié)果可知，仿真結(jié)果與四輸入門電路的真值表結(jié)果一致，所以電路設(shè)計正確。6 L-EDIT中四輸入與非門電路版圖的設(shè)計6.1 版圖設(shè)計的基本知識版圖設(shè)計是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過程，而這一物理描述遵守由制造工藝、設(shè)計流程以及仿真顯示為可行的性能要求所帶來的一系列約束。以下是版圖設(shè)計步驟：1、首先，市場部通常會詳細說明需要開發(fā)的產(chǎn)品。2、下一步是規(guī)定設(shè)計的

19、結(jié)構(gòu)或者行為。電路設(shè)計工程師規(guī)定芯片的結(jié)構(gòu)來滿足市場和/或IDEA功能需求。3、系統(tǒng)仿真由一組工程師完成。這組工程師會對將要集成在最終芯片中的各個單獨模塊進行定義和驗證。4、電路設(shè)計組完成所有的數(shù)字和模擬仿真，來驗證電路的方案和門的連通性，以及門的尺寸（為了滿足時序規(guī)范）。這些組需要和版圖設(shè)計組進行交互，版圖設(shè)計組會使電路適合芯片的版圖布局。5、版圖設(shè)計由版圖設(shè)計工程師完成。他們的工作包括放置多邊形，對于所有的模塊，利用電路組生成的電路圖來實現(xiàn)晶體管、基底連線、連線（使用1至6層金屬）等。拿去大規(guī)模生產(chǎn)的最終設(shè)計是整個芯片的版圖。6、在第一塊晶圓制造出來后，測試工程師組就要開始嘗試測試芯片，首

20、先，他們將檢查工藝參數(shù)是否在可以接受的允許誤差范圍內(nèi)。下一步是使用工程測試儀來測試芯片，以便于找出所有的違規(guī)，并嘗試在現(xiàn)場解決這些問題。7、在改正所有的錯誤（工藝上的和/或邏輯上的）后,芯片就要開始批量生產(chǎn)并流入市場。版圖設(shè)計得好壞，其功能正確與否，必須通過驗證工具才能確定。版圖的驗證通常包括三大部分：設(shè)計規(guī)則檢查(DRC)、電學規(guī)則檢查(ERC)和版圖與電路圖對照(LVS)。只有通過版圖驗證的芯片設(shè)計才進行制版和工藝流片。根據(jù)錯誤報告的提示, 修改版圖的步驟為：(1) 將錯誤文件導入Virtuoso 界面。(2) 找到錯誤層, 根據(jù)錯誤提示進行修改。(3) 更新gds II, 編譯規(guī)則文件,

21、 進行DRC 驗證, 重復上述(1) , (2) 操作, 直至版圖完全通過DRC 驗證。整套的標準單元庫包括版圖庫、符號庫、電路邏輯庫等。包含了組合邏輯、時序邏輯、功能單元和特殊類型單元。是集成電路芯片后端設(shè)計過程中的基礎(chǔ)部分。一般每個工藝廠商在每個工藝下都會提供相應的標準單元。標準單元庫的設(shè)計主要包括電路設(shè)計和版圖設(shè)計記憶文檔的提取。其中電路設(shè)計環(huán)節(jié)要確定庫容量的確定和時序曲線的優(yōu)化，在這一設(shè)計中要最終確定所需的單元類型和驅(qū)動能力，電路設(shè)計完畢后進行版圖的設(shè)計，往往通過全定制的人工設(shè)計進行。不過也有一些自動化的工具進行，如CELLERITY和CLIP。6.2 基本MOS單元的繪制按照上述步驟

22、在L-EDIT中分別繪制NMOS、PMOS基本結(jié)構(gòu)單元，繪制完成的MOS單元如下圖7、8所示：圖7 NMOS基本單元圖8 PMOS基本單元在完成NMOS、PMOS基本結(jié)構(gòu)單元的繪制后，需要分別對兩結(jié)構(gòu)單元進行電器規(guī)則的檢查，在檢查無誤后才能調(diào)用到整體的電路設(shè)計中，如果電氣規(guī)則檢查有錯誤，必須根據(jù)錯誤提示對其進行修改，電器規(guī)則檢查如下圖9所示：圖9 電氣規(guī)則檢查6.3 COMS四輸入與非門的版圖設(shè)計完成NMOS與PMOS基本結(jié)構(gòu)單元的繪制后，下面進行COMS四輸入與非門的版圖設(shè)計，可以直接調(diào)用NMOS與PMOS基本結(jié)構(gòu)單元，然后完成器件的布局與線路的連接，得到完成后的版圖如下圖10所示：圖10 四輸入與非門電路版圖對比四輸入與非門電路原理圖下圖11所示:圖11四輸入與非門電路原理圖7課程設(shè)計總結(jié)通過這次Cadenc