quarter ii 4位數(shù)碼管顯示實(shí)驗(yàn)

1、貴州大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院：電氣工程學(xué)院 專業(yè)：測控技術(shù)與儀器 班級(jí)：測儀131姓名學(xué)號(hào)實(shí)驗(yàn)組實(shí)驗(yàn)時(shí)間2016.12.2指導(dǎo)教師成績實(shí)驗(yàn)項(xiàng)目名稱4位數(shù)碼管顯示實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康耐ㄟ^利用硬件設(shè)計(jì)語言veriloag設(shè)計(jì)4位數(shù)碼管顯示電路、理解 Quartus II平臺(tái)進(jìn)行硬件開發(fā)的方法、深入理解verilog語言及其設(shè)計(jì)方法。實(shí)驗(yàn)要求集中授課實(shí)驗(yàn)原理原理框圖如下圖4-1所示 FPGA控制數(shù)碼管的動(dòng)態(tài)掃描，采集數(shù)據(jù)和地址總線的數(shù)據(jù)，使能不同位的數(shù)碼管，并將采集到的數(shù)據(jù)依次傳送給段選譯碼模塊，最后輸出對(duì)應(yīng)數(shù)字的段碼，控制數(shù)碼管顯示對(duì)應(yīng)總線的數(shù)據(jù)。圖4-1 原理框圖實(shí)驗(yàn)儀器PC機(jī)、Quartus II軟件、Kei

2、l Vision2軟件實(shí)驗(yàn)步驟1、 首先，制作1位數(shù)碼管顯示電路，用verilong語言寫。module seg7(clk,rst_n,data,seg,sel);input clk;input rst_n;input 3:0data;output reg7:0 seg;output reg2:0 sel;always (posedge clk or negedge rst_n)begin if(!rst_n) begin sel<= 0; end else begin sel<= 0; end end always (*) begin if(!rst_n) begin seg=8

3、'b1111_1111; end else begin case(data) 0: seg=8'b1100_0000; 1: seg=8'b1111_1001; 2: seg=8'b1010_0100; 3: seg=8'b1011_0000; 4: seg=8'b1001_1001; 5: seg=8'b1001_0010; 6:seg=8'b1000_0010; 7:seg=8'b1111_1000; 8:seg=8'b1000_0000; 9:seg=8'b1001_0000; 10:seg=8

4、9;b1000_1000; 11:seg=8'b1000_0011; 12:seg=8'b1100_0110; 13:seg=8'b1010_0001; 14:seg=8'b1000_0110; 15:seg=8'b1000_1110; default:seg=8'b1111_1111; endcase end end endmodule測試模塊timescale 1 ns/ 1 psmodule seg7_tb;reg clk;reg 3:0 data;reg rst_n; wire 7:0 seg;wire 2:0 sel;initial b

5、eginclk=1;rst_n=0;data=10;# 200.1rst_n=1;endalways # 10 clk = clk; seg7 seg7( .clk(clk), .rst_n(rst_n),.data(data),.seg(seg),.sel(sel); Endmodule2、例化元件3、4位數(shù)碼管的設(shè)計(jì)Frep模塊module freq( clk, rst_n, clk_1k ); input clk; input rst_n; output reg clk_1k; reg19:0 count; always (posedge clk or negedge rst_n) be

6、gin if (!rst_n) begin clk_1k <=1; count <=0; end else begin if (count<24999) count <=count+1; else begin count<=0;clk_1k<=clk_1k;endendendendmoduleSeg7模塊module SEG7( clk, rst_n, data, seg, sel ); input clk; input rst_n; input 15:0 data; output reg 7:0 seg; output reg2:0 sel; reg 3:

7、0 data_temp; reg 2:0 state; always (posedge clk or negedge rst_n) begin if(!rst_n) begin sel<=0;data_temp<=0; state<=0;endelse begin case(state) 0 : beginsel<=0;data_temp<=data15:12;state<=1; end 1: begin sel<=1; data_temp<=data11:8; state<=2; end 2:begin sel<=2; data_t

8、emp<=data7:4; state<=3; end 3:begin sel<=4; data_temp<=data3:0; state<=4; end default : state<=0; endcaseendend always (*) begin if(!rst_n) begin seg = 8'b1111_1111;endelse begin case(data_temp) 0: seg=8'b1100_0000; 1: seg=8'b1111_1001; 2: seg=8'b1010_0100; 3: seg=8

9、'b1011_0000; 4: seg=8'b1001_1001; 5: seg=8'b1001_0010; 6:seg=8'b1000_0010; 7:seg=8'b1111_1000; 8:seg=8'b1000_0000; 9:seg=8'b1001_0000; 10:seg=8'b1000_1000; 11:seg=8'b1000_0011; 12:seg=8'b1100_0110; 13:seg=8'b1010_0001; 14:seg=8'b1000_0110; 15:seg=8'

10、;b1000_1110; default:seg = 8'b1111_1111; endcase end end endmoduleTop模塊module top( clk, rst_n, data, seg, sel ); input clk; input rst_n; input 15:0 data; output 7:0 seg; output 2:0 sel; wire clk_1k; freq freq ( .clk(clk), .rst_n(rst_n), .clk_1k(clk_1k) );SEG7 SEG7( .clk(clk_1k), .rst_n(rst_n), .

11、data(data), .seg(seg), .sel(sel) ); endmodule測試模塊timescale 1 ns/ 1 psmodule top_vlg_tst();/ constants / general purpose registersreg eachvec;/ test vector input registersreg clk;reg 15:0 data;reg rst_n;/ wires wire 7:0 seg;wire 2:0 sel;/ assign statements (if any) top top (/ port map - connection between master ports and signals/registers .clk(clk),.data(data),.rst_n(rst_n),.seg(seg),.sel(sel);initial begin clk=1;rst_n=0;data=15h123456;#200.1rst_n=1; endalways #10 clk=clk; endmodule4、4位數(shù)碼管的例化實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)4位數(shù)碼管顯示電路：要求在Quartus II軟件平臺(tái)上用veril