EDA簡單頻率計設(shè)計

1、簡單頻率計設(shè)計物理與電子工程學院 電子信息科學與技術(shù)專業(yè) 2011級 董思林指導教師 何傳紅摘 要：隨著數(shù)字電子技術(shù)的發(fā)展，頻率測量成為一項越來越普遍的工作，因此測頻計常受到人們的青睞。EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件語言為系統(tǒng)邏輯描述的主要方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，其設(shè)計的靈活性使得EDA技術(shù).快速發(fā)展和廣泛應(yīng)用。關(guān)鍵詞：可編程邏輯器件；計數(shù)；分頻；脈沖；掃描1 引言在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多

2、電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此，頻率的測量就顯得非常重要。測量頻率的方法有多種，其中電子計數(shù)器測量具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。電子計數(shù)器測頻有兩種方式：一是直接測頻法，即在一定閘門時間內(nèi)量被測信號的脈沖個數(shù)；二是間接測頻法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻號的頻率測量。本設(shè)計采用直接測頻法，以Quartus軟件為設(shè)計平臺，采用VHDL語言實現(xiàn)數(shù)字頻率計的整體設(shè)計。伴隨著集成電路（IC）技術(shù)的發(fā)展，電子設(shè)計自動化（EDA）逐漸成為重要的設(shè)計手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系

3、統(tǒng)等許多領(lǐng)域。電子設(shè)計自動化是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計算機科學領(lǐng)域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，促進了工程發(fā)展。EDA的一個重要特征就是使用硬件描述語言（HDL）來完成的設(shè)計文件，在電子設(shè)計領(lǐng)域受到了廣泛的接受。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，有硬件描述語言VHDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作，最終形成集成電子系統(tǒng)或?qū)I(yè)集成芯片的一門新技術(shù)。EDA技術(shù)的出現(xiàn)，極大地

4、提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。2 設(shè)計原理2.1 基本原理 數(shù)字頻率計的主要功能是測量周期信號的頻率。頻率是單位時間（1秒）內(nèi)信號發(fā)生周期變化的次數(shù)。在給定的1秒時間內(nèi)對信號波形計數(shù)，并將所計數(shù)值顯示出來，就能讀取被測信號的頻率。數(shù)字頻率計首先必須獲得相對穩(wěn)定與準確的時間，然后通過計數(shù)器計算這一段時間間隔內(nèi)的方波脈沖個數(shù)并顯示出來。這就是數(shù)字頻率計的基本原理。 2.2 系統(tǒng)框圖 通過測頻控制信號發(fā)生器將由脈沖發(fā)生器產(chǎn)生的信號轉(zhuǎn)換成所需要的控制信號clk1和en，待測信號計數(shù)器在en的控制下對待測信號進行測量并通過鎖存與譯碼器在clk1的控制下按要求進行顯示，大體結(jié)構(gòu)如

5、圖1所示：圖2.2 系統(tǒng)框圖3 整體功能介紹 3.1 計數(shù)器設(shè)計頻率計的核心元件之一是含有時鐘使能及進位擴展輸出的十進制計數(shù)器。為此，這里用一個雙十進制計數(shù)器器件74390和其他一些輔助元件來完成。電路框圖如圖3.1所示。圖3.1 含有時鐘使能的2位十進制計數(shù)器圖中，74390連接成兩個獨立的十進制計數(shù)器，待測頻率信號clk通過一個與門進入74390的計數(shù)器“1”端的時鐘輸入端1CLKA。與門的另一端由計數(shù)使能信號enb控制：當enb=1時允許計數(shù)；enb=0時禁止計數(shù)。計數(shù)器1的4位輸出q3 、q2 、q1 和q0 并成總線表達方式，即q3.0 ，由圖左下角的OUTPUT輸出端口向外輸出計數(shù)

6、值。同時由一個4輸入與門和兩個反相器構(gòu)成進位信號，進位信號進入第二個計數(shù)器的時鐘輸入端2CLKA。第二個計數(shù)器的4位計數(shù)輸出是q7 、q6 、q5 和q4，總線輸出信號是q7.4.這兩個計數(shù)器的總得進位信號，可由一個6輸入與門和兩個反相器產(chǎn)生，由cout輸出。clr是計數(shù)器的清零信號。對圖3.1所示電路進行仿真，其波形圖如下圖3.1.1所示。圖3.1.1 仿真波形圖3.2 時序控制電路設(shè)計欲使電路能自動測頻，還需增加一個測頻時序控制電路，如圖3.2所示。該電路由三部分組成：4位二進制計數(shù)器7493、4-16譯碼器74154和兩個由雙與非門構(gòu)成的RS觸發(fā)器。圖3.2 測頻時序控制電路3.3 時鐘

7、分頻模塊設(shè)計由于設(shè)計中利用了一個50MHz的時鐘信號輸入，需要將其分頻為合適的頻率供給本設(shè)計中的各個模塊。其程序代碼如下：module CLK_DIV(CLK,DIVCLK);/時鐘偶數(shù)分頻模塊inputCLK; /定義輸入時鐘outputDIVCLK; /定義輸出時鐘regDIVCLK; /定義寄存器regDIV_WIDTH-1:0counter; /定義計數(shù)寄存器parameterDIV_Num = 500000;/參數(shù)，定義分頻參數(shù)parameterDIV_WIDTH = 19;/參數(shù)，定義分頻參數(shù)占用的位寬always (posedge CLK)/分頻過程beginif(counter

8、 = (DIV_Num>>1)-1)/注意分頻數(shù)的計算公式begincounter <= 0;DIVCLK <= DIVCLK;endelsecounter <= counter + 1'b1;endendmodule利用此代碼生成元件命名為CLK_DIV，供上層文件調(diào)用。3.4 數(shù)碼管動態(tài)掃描顯示驅(qū)動模塊設(shè)計本設(shè)計利用8位7段LED數(shù)碼管，但只需要2位，需采用動態(tài)掃描驅(qū)動，為顯示頻率計的結(jié)果，需要在計數(shù)器和數(shù)碼管之間放置一個驅(qū)動電路模塊，由于數(shù)碼管的現(xiàn)實字符段碼過于冗長，這里只作簡要說明。代碼總共分為三部分：第一部分是相關(guān)參數(shù)的定義和段碼字符的賦值；第二

9、部分有兩個case語句，第一個case語句實現(xiàn)對莫一位數(shù)碼管的定義，第二個case語句實現(xiàn)對數(shù)碼管某一個段進行定義；第三部分則是對數(shù)碼管具體要顯示哪個字符進行初始化。3.5 頂層電路設(shè)計將圖3.1所示電路包裝入庫，元件名取為counter8；將圖3.2所示電路包裝入庫，元件名取為ft_ctrl。有了counter8和ft_ctrl，就可以做成自動測頻和數(shù)據(jù)顯示的實用頻率計了，電路如圖3.5所示。圖中counter8為第1步生成的2位十進制計數(shù)器模塊，ft_ctrl為第2步生成的時序控制模塊，只含有兩個輸入信號：待測頻率輸入信號F_IN和測頻控制時鐘clk。時鐘分頻模塊CLK_DIV在此設(shè)計中被

10、調(diào)用（例化）了3次，因為此模塊采用了參數(shù)可配置的設(shè)計模式，所以調(diào)用同一個原型，通過改變參數(shù)就可以實現(xiàn)不同的特性，其中最上面一個時鐘分頻模塊把50MHz分頻到1024Hz（參數(shù)DIV_Num為48828，所以輸出頻率為50MHz/488281024Hz；參數(shù)DIV_WIDTH隨DIV_Num而變；中間一個分頻模塊把1024Hz分頻到8Hz作為時序控制模塊的時鐘，則計數(shù)使能信號CNT_EN的脈沖寬度即為1秒，從而可使數(shù)碼管直接顯示F_IN的頻率值了；下面一個分頻模塊把1024Hz分頻到約51Hz作為被測頻率F_IN輸入到十進制計數(shù)器。圖3.5 頂層電路設(shè)計電路4 設(shè)計總結(jié)通過這次EDA課程設(shè)計，我

11、對課堂上所學到的理論知識的理解加深了許多， 自己動腦、動手設(shè)計的能力也得到了較大提高。在這次課程設(shè)計的過程中，我對 VHDL 語言有了更深的認識。通過查閱相關(guān)資料和動手設(shè)計我發(fā)現(xiàn)我以前對 VHDL 語言的認識太過膚淺，認為 VHDL 語言只能用于設(shè)計小型的電路系統(tǒng)。但有了更深刻的認識之后我發(fā)現(xiàn)學好 VHDL 語言可以設(shè)計出大規(guī)模的、功能復雜的電路系統(tǒng)。以前之所以會有錯誤的認識是因為自己對 VHDL 語言的了解和掌握還不夠?，F(xiàn)在仔細想想，這次課程設(shè)計使得我對 VHDL 

12、;語言的理解與應(yīng)用能力得到了較大的提升，也讓我認識到只要深入學習，提升的空間永遠是存在的。在設(shè)計的過程中我遇到了一些問題，通過查閱書本我發(fā)現(xiàn)了產(chǎn)生錯誤的原因并解決了問題完成了設(shè)計。經(jīng)過反思我發(fā)現(xiàn)較大一部分錯誤是因為操作的不熟練造成的，這也讓我明白了要保持設(shè)計的高效率必須經(jīng)常練習。另一方面我也發(fā)現(xiàn)了動手實踐的重要性。動手實踐是理論知識得以靈活運用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計工作的技術(shù)保證。只有遇到實際問題并根據(jù)自己對課堂上獲得的專業(yè)知識的理解來解決才能真正的提高自己的能力。這也提醒我在平時的學習生活中不能一味埋頭于課本知識，當今社會競爭越來越激烈，社會對人才的要求越來越全面，只有理論知識是遠遠不夠的，必須靠實踐作支撐。雖然此次設(shè)計完成了，但是我意識到，我對FPGA 技術(shù)僅僅只是停留在入門的階段，想要有更大的發(fā)展，更深入的研究，還需要更多的努力與實踐。因此在學習之余我們應(yīng)該積極參加各種與專業(yè)知識有關(guān)的實踐活動和競賽，鞏固所學的理論知識，多注重培養(yǎng)實際動手能力和專業(yè)技術(shù)能力，這樣才能在以后的