ESD和集成電路的ESD保護

1、ESD和集成電路的ESD保護Part 1. ESD的事實存在什么是ESD?ESD 的全名是 EleCtrOStatiCS DiSCharge （靜電放電）從物理上來講，產生靜電釋放的原因有摩擦、感應、剝離，產生靜電放電的機制 是因為物質失去了或者得到了電子從而使本身帶上正電或者負電。從表象來看，產生靜電放電是因為兩個電位不相同的物體間的電荷轉移現(xiàn)象, 而且不一定要伴隨著有電弧或者火花的產生。此外，大電流（安培級）和瞬間（納秒級）的擠壓也可以引起靜電的釋放， 此類有如壓電陶瓷。自然界中的ESD現(xiàn)象：雷擊、冬天脫毛衣時會有啪啪的聲音、在地毯上走動或者從椅子上站起來后, 碰觸導體（例如金屬門把）。人

2、體可感受到的靜電電壓約為3.5KV ,而且通常在濕度比較低的時候容易感 受到靜電的存在和影響。從下表我們可以看出濕度對靜電產生和產生的程度有什 么影響。產生方式產生靜電的電壓10%R,H.40%R.H.55%R.H.走過地毯35KV15KV7.5KV走過乙烯制地板12 KV5 KV3 KV生產線上的工人6 KV0.5 KV0.4KV陶瓷插進塑料管2 KV0.7 KV0.4 KV陶瓷插講乙烯托盤11.5 KV4 KV2 KV撕開IC的泡沬塑料包裝26 KV20 KV7 KVIC被泡沫線捆綁于運輸盒21KV11 KV5.5 KVPart 2. ESD對CMOS集成電路損害及測試1. 引言隼成電路工

3、藝發(fā)展到深亞微米階段器件的物理尺寸日益減小,靜電放電(EleCtroStatiC DiSehirg巳ESD)對集成電路的危害變得趣來趣顯著。因為隨著 關鍵尺寸的不斷縮小，集成電踣的功耗和發(fā)熱也在不斷地得到降低，但是也由于 柵極能承受的最高電壓在不斷降低，所以集成電路被外界突發(fā)的ESD電壓損壞 的幾率也在不斷地提高。據(jù)統(tǒng)計,將近40%的集成電路失效是由靜電放電引起的。 因此,對集成電路進行ESD保護設計也變得尤為重要，因為ESD傷害來自生產、 儲存、運輸各個方面，可謂時時有可能被傷害。2、ESD模式及其測試方法ESD模型常見的有三種:人體模型(HBM , HUman Body Model).充電

4、 器件模型(CDM , Charge DeViCe MOdel)和機器模型(MM , MaChine Mode),其中以人體模型最為通行。一般的商用芯片，要求能夠通過2KV靜電電壓的HBM檢測。對于HBM放電，其電流可在幾百納秒內達到幾安培,足以損壞芯片內部的電路。WOrdSI人體模型(HBM)的現(xiàn)場模擬圖2人體模型(HBM)的等效電路 2人體模型(HBM)的等效電路。人體的等效電阻為1.5k0進入芯片的靜電可以通過任意一個引腳放電，測試時，任意兩個引腳之間都 應該進行放電測試,每次放電檢測都有正負兩種極性,所以對I/O引腳會進行 以下六種測試:1) PS模式(PitVtoVss正極性):VS

5、S接地,引腳施加正的ESD電壓，對VSS放電，其余引腳懸空；2） NS模式（PitVt-Vss負極性）:VSS接地，引腳施加負的ESD電壓，對VSS放電，其余引腳懸空；VD43 ） PD模式（PintoVDD正極性）:VDD接地，引腳施加正的ESD電壓,對VDD放電，其余弓I腳懸空；4 ） ND模式（PitVtSVDD負極性）:VDD接地,引腳施加負的ESD電壓Z對VDD放電，其余引懸空；,ss65 ）引腳對引腳正向模式:引腳施加正的ESD電壓，其余所有I / O引腳一起接地，VDD和VSS引腳懸空；6）引腳對引腳反向模式:引腳施加負的ESD電壓，其余所有I / O引腳一 起接地，VDD和VS

6、S引腳懸空。7 ）電源對地正向模式:電源施加正的ESD電壓，VSS接地，對VSS放電, 其余腳懸空。8 ）電源對地反向模式:電源施加負的ESD電壓，VSS接地，對VDD放電, 其余腳懸空。VESDSIO當ESD發(fā)生在芯片上時，芯片會發(fā)生失效故障，這個失效可能是短暫的， 也有可能是不可恢復的永久傷害。失效當當表現(xiàn)在芯片電源電壓被拉低、I/O輸 出電壓異常。對于芯片的ESD我們可以通過搭建外部的保護電踣對比較容易受傷害的 Pin逬行保護，但是很多時候這些算是頷外的設計在整體系統(tǒng)設計中是不被允 許，所以芯片內部的自我保護措施就變得常重要，而且也能更加有效地對芯 片中比較脆弱的Pin進行更好的保護，保

7、障芯片的穩(wěn)定長久工作。Part 3. CMOS集成電路的ESD保護設計1. ESD保護原理及原則ESD保護電路的設計目的就是要避免工作電踣成為ESD的放電通路而遭到 損害，保證在任意兩芯片引腳之間發(fā)生的ESD ,都有適合的低阻旁路將ESD電 流引入電源線。這個低阻旁略不但要能吸收ESD電流”還要能鉗位工作電路的 電壓，防止工作電路由于電壓過載而受損。這條電踣通踣還需要有很好的工作穩(wěn) 定性,能在ESD發(fā)生時快速響應”而且還不能對芯片正常工作電踣有影響。在隼成電路設計階段，使用器件對隼成電路進行ESD保護時,常用器件為柵 極接地NMOS g(GGNM0S). GDPMOS(柵極接VDD電源的P型M

8、OS管) 和SCR(可控硅)等等。由于GGNMOS與集成電路CMOS工藝很好的兼容 GGNM0S得到了廣泛的應用。GGNMOS及寄生NPN結構如圖11所 示,GGNMOS 傳輸線(transmission Iine PUlSerTLP)測試曲線如圖 12 所 TFoESD信號柵氧擊穿區(qū)(b)S 12g IINMOS管有一個橫向寄生NPN (源極P型襯底漏極)晶體管。RSUb為襯底電阻圏12ESD設計窗口。當在一壓點(PAD)上加ESD正向脈沖時,高靜電電壓加在漏結上(N+/P),該結反偏,器件進入高阻抗狀態(tài),直到達到雪崩擊穿(一次擊穿)電壓為止在回12中 對應一次擊穿電壓為Vth在耗盡區(qū)產生的

9、電子空穴對,電子被漏極接觸電極收 集,而空穴被襯底接觸電極收黛由于襯底寄生電阻RSUB的存在使襯底電壓升高, 當達到能使源PN結正偏時,電子從源區(qū)注入漏區(qū)NMOS管內部的寄生雙極型 NPN管開啟,GGN MOS逬入微分負阻區(qū)。此時由正向導通的寄生雙極型NPN 泄放ESD電流MOSFET源漏電壓降至接近寄生的雙極型晶體管的隼電極發(fā)射 極導通電壓。當電流繼續(xù)上升,在漏端的碰撞離化點附近大的載流子密度使得電 流密度非常大,產生局部“熱點”,當流過器件漏端的電流密度過尢就會造成熱擊 穿。通常漏端的熱擊穿點位于柵邊緣附近熱擊穿對應的擊穿電壓為二次擊穿電 壓 Vt2。當使用GGNMOS作為隼成電路的ESD

10、保護電路的器件時,為得到良好的 ESD性能通常需要降低一次擊穿電壓VtI和増加二次擊穿電流It2。増加It2 最常用的方法是増加保護管的面積(采用多指條晶體管),其結構就相當于多個單 指條的N MOS并聯(lián)在一起。采用多指條晶體管的方法提高GGNMOS管的ESD 性能時,由于工藝不平整性或者襯底等效電阻大小不一,當ESD應力來臨時,往往 出現(xiàn)某個指條首先導通,導致ESD電流只從該指條泄放其它指條形同虛設,降低 了多指條晶體管的ESD性能為提高ESD性能則需要使其所有指條在ESD應力 來臨時都導通,為此需要提高GGN MOS管的二次擊穿電壓Vt2,因此提高 GGN MOS的ESD性能就要降低Va増

11、大It2或者Vt20靜電放電(ESD , EleCtroStatiC DiSCharge )給電子器件環(huán)境會帶來破壞 性的后果。它是造成隼成電路失效的主要原因之一。隨著隼成電路工藝不斷發(fā)展, 互補金屬氧化物半導體(CMOS , COmPIementary Metal-OXide SemiCOndUCtor)的特征尺寸不斷縮小，金屬氧化物半導體(MOSMetaI-OXide SemiCondUetor)的柵氧厚度越來趣薄，MOS管能承受的電流 和電壓也趣來越小，因此要進一步優(yōu)化電路的抗ESD性能，需要從全芯片ESD 保護結構的設計來進行考慮。2、CMOS電踣ESD保護結構的設計根據(jù)ESD的測試方

12、法以及ESD保護電路的原理可知，在芯片中我們需要建 立六種低阻ESD電流通踣，它們分別是：1) PAD到VSS的低陰放電通路2) VSS到PAD的低阻放電通路3) PAD到VDD的低阻放電通踣4) VDD到PAD的低阻放電通踣5) PAD受到正向ESD放電時，PAD到PAD的通路6) PAD受到負向ESD放電時，PAD到PAD的通路7) VDD與VSS之間的電流通路。注：PAD是晶Bl上的引腳焊塊，Bonding Line將PAD與引腳連接。大部分的ESD電流來自電踣外部，(CMD模型除外，它是基于已帶電的器 件通過管腳與地接觸時”發(fā)生對地放電引起器件失效而建立的)” ESD保護電 路一般設計

13、在PAD旁，輸入輸岀(I/O, InPUt/Output)電路內部。典型的I/O 電路示意圖如圖13 ,它的工作電踣由兩部分組成：輸岀驅動(OUtPUt DriVer) 和輸入接收器(InPUt ReCeiVer)。ESD通過PAD導入芯片內部，因此I/O 里所有與PAD直接相連的器件都需要建立與之平行的ESD低阻旁略f將ESD 電流引入電壓線，再由電壓線分布到芯片各個管腳，降低ESD的影響。具體到I/O ,就是與PAD相連的輸岀驅動和輸入接收器。根據(jù)對ESD低阻放電通路的 要求，上面六條通路必須保證在ESD發(fā)生時，形成與保護電路并行的低阻通路, 旁路ESD電流，且能立即有效地鉗位保護電路電壓

14、。而在這兩部分正常工作時, 不影響電路的正常工作。IrliemaI GHcnHsVDD<PM6/ ESDPrOteCtiOn Z CirCUlt /N PrOSioi I ClrCUitOUtPUtA PADPrOteCtiOn CirCUit【I/ ESDPrOteCtlOnCirCUit /卜 一/ESDPrOteCtlOn CjrCUit電源對地 保r也路輸入保 輸入緩 輸出緩輸出保護電路 沖電路 沖電路護電路圖13典型的I/O電踣示意圏圏14是加入ESD電流通路的I/O電路，在團3所列的所有器件中，HBM 模式下輸岀驅動上的NMOS管是最容易受損壞的。因此下面會對輸出驅動中 NM

15、OS管的ESD低阻旁路給出比較詳細的介紹。VDD圏14加入ESD電流通路的I/O電路上圖二極管ND是NMOS漏極與P型襯底形成的寄生二極管，二極管PD 是PMOS漏極與N阱形成的寄生二極管NDD與VSS之間的二極管DP是N 阱與P型襯底形成的寄生二極管。電阻RS和Rin用于進一步降低被保護器件上 的ESD電壓。 PS模式下PAD、VSS之間的ESD低陰旁踣每一個I/O引腳電路中都應建立一個PAD到VSS的ESD保護電瞧圏15 VDD輸出驅動 15 PAD對VSS反向ESD放電時的電流通路常用的ESD保護器件有電阻、二極管、雙極性晶體管、MOS管、可控硅 (SCR )等。由于MOS管與CMOS工

16、藝兼容性好，我們常采用MOS管構造 保護電路。CMOS工藝條件下的NMOS管有一個橫向寄生N4N(源極P型襯底漏 極)晶體管，如圖11(a)所示。這個寄生的晶體管開啟時能吸收大量的電流。利用這一現(xiàn)象可在較小面積內 設計出較高ESD耐壓值的保護電路，其中最典型的器件結構就是柵極接地 NMOS ( GGNMOS , Gate GrOUnded NMOS ) O在正常工作情況下，NMOS橫向晶體管不會導通。當ESD發(fā)生時，漏極和 襯底的耗盡區(qū)將發(fā)生雪崩，并伴隨著電子空穴對的產生。一部分產生的空穴被源 極吸收，其余的流過襯底。由于襯底電阻RSUb的存在，使襯底電壓提高。當襯 底和源極之間的PN結正偏時

17、，電子就從源發(fā)射進入襯底。這些電子在源極、漏 極之間的電場的作用下，被加速，產生電子、空穴的碰撞電離，從而形成更多的 電子空穴對，使流過N-P-N晶體管的電流不斷増加，最終使NMOS晶體管發(fā) 生二次擊穿，此時的擊穿不再可逆，則NMOS管損壞。S 12展示了這一過程的I-V特性，其中(Vtl , ItI)為襯底和源極之間的 PN結正偏，橫向晶體管開啟時的電壓電流，(Vh , Ih )為NMOS橫向晶體管 的鉗位電壓和電流，(Vt2 , It2 ) NM0S橫向晶體管發(fā)生二次擊穿時的電壓 和電流。NMOS管正常工作的區(qū)域在VoP之內。為了防止如噪音等外界影響, 使N MOS在正常工作區(qū)域觸發(fā)，Vo

18、P與Vh之間需要一個安全區(qū)。VoX是 NMOS管的柵氧擊穿電壓。如果ESD保護器件的電壓設計在安全區(qū)與柵氧擊穿 區(qū)之間，電流設計在K2以內，ESD保護器件就能在不損傷管子也不影響工作電 路的情況下完成對電路的保護。為了進一步降低輸岀驅動上NMOS在ESD時兩端的電壓，可在ESD保護 器件與GGNMOS之間加一個電阻( 16)0這個電阻不能影響工作信號，因此 不能太大。畫版圏時可采用多晶硅(POly )電阻。§17VOPb)§18圏17PAD到VSS電流通路的等效電路圖18ESD發(fā)生時的I-V特性圖，電 阻RS會讓ODESD耐壓值有一個Ir20D*RS的偏移。我們可以通過ES

19、D鉗制電路的HBM耐壓值來推斷ESD鉗制電路器件的大 概兗度。如果GGNMOS可通的最大電流密度是IOmAm,則要達到2kV HBM耐壓值，這個ESD鉗制電路要經受1.33A的電流，NMOS的兗度至少 是133m0為了在較小的面積內畫出大尺寸的NMOS管子，在版圖中我們采 用常把它畫成手指型(finger-type),把NMOS管中的單一“手指”作為一個單 元，然后多次引用這個單元。畫版圖時應嚴格遵循I/O ESD的設計規(guī)則。在ESD發(fā)生時,不一定每一個N MOS “手指”會一齊導通,這樣ESD保護電路 的有效耐壓值就由開始導通的幾個NMOS“手指”決定。為了避免這種情況，提 高ESD器件防護

20、能力，可在NMOS柵極和地之間加一個電阻Rgate(圖19 )。19RgateB 20圏19在輸岀驅動NMOS管柵地間加上電阻圏20柵地加電阻后，ESD時 的等效電路圖Cdg為NMOS管柵漏間的寄生電容。由于柵漏間寄生電容的存在，ESD瞬態(tài)正電壓加在PAD上時，圖19中 NMOS上的柵極也會IB合一個瞬態(tài)正電壓，因此NMOS上的每一個“手指噲 一齊導通，不用到達VtI就能進入寄生橫向晶體管驟回崩潰區(qū)(SnaPbaCk region)0柵極電壓由Rgate放電到地。這個瞬態(tài)電壓持續(xù)的時間由柵漏寄生電 容和柵地電阻組成的RC時間常數(shù)決定。柵地電阻必須足夠大,保證在電路正常 工作時這個柵極耦合NMO

21、S管是關閉的。只采用初級ESD保護，在大ESD電流時，電路內部的管子還是有可能被擊 穿。如圏21所示，GGNMOS導通，理想狀況下(§21),襯底和金屬連線 上都沒有電阻，吸收大部分ESD電流。實際倩況是如圖22 , GGNMOS導通,由于ESD電流很大，襯底和金屬連線上電阻都不能忽略此時GGNMOS并不 能鉗位住輸入接收端柵電壓,因為讓輸入接收端柵氧化硅層的電壓達到擊穿電壓 的是GGN MOS與輸入接收端襯底間的IR壓降。為避免這種情況,可在輸入接收端附近加一個小尺寸GGNMOS進行二級ESD保護,如圖23 z用它來鉗位輸入接收端柵電壓。在畫版圖時，必須注意將二級ESD保護電路緊靠

22、輸入接收端,以減小輸入接收端與二級ESD保護電路之間襯底及其連線的電阻。接收端圖21理想狀況下的電流通路VDDRSUblRsub2圍22長距離產生的寄生電阻使輸入接收中的柵氧被擊穿VDDyiw7J H ： <× z7f<J ZMc>tFMk>1g 23實際解決方法 NS模式下VSS , PAD之間ESD低阻旁路在ESD過程中，如果PAD對VSS負向放電，放電通路由P型襯底和每一 個與PAD相連NMOS的漏極產生的寄生二極管組成，如圖9所示。此時二極 管正向導通，因為二極管正向導通電壓小，導通電阻小，有很高ESD防護能力, PAD對VSS的負向放電可以很容易的分布到芯片各個管腳。 PD模式下PAD , VDD之間ESD低阻旁路在ESD過程中,如果PAD對VDD正向放電，放電通踣由N阱和每一個與 PAD相連PMOS的漏極產生的寄生二極管組成。此時二極管正向導通，有很高 ESD防護能力，PAD對VDD的正向放電可以很容易的分布到