時(shí)序邏輯電路

1、第6章 時(shí)序邏輯電路內(nèi)容提要時(shí)序邏輯電路的特性是具有記憶功能，即電路在某一時(shí)刻的輸出不僅僅取決于這一時(shí)刻當(dāng)前的輸入，而且還與電路歷史狀態(tài)有關(guān)。時(shí)序邏輯電路在結(jié)構(gòu)上由組合電路 和存儲電路兩部分組成，而且存儲電路至少有一個(gè)輸出作為組合邏輯電路的輸入，組合電路的輸出至少有一個(gè)作為存儲電路的輸入。 本章主要介紹時(shí)序邏輯電路的組成原理、時(shí)序邏輯電路的分析和設(shè)計(jì)方法及常用時(shí)序邏輯功能器件等。時(shí)序邏輯電路的分析就是根據(jù)給定的時(shí)序邏輯電路的結(jié)構(gòu)，找出該時(shí)序邏輯電路在輸入信號及時(shí)鐘作用下，存儲電路狀態(tài)的變化規(guī)律以及電路的輸出值，從而了解該時(shí)序邏輯電路所完成的邏輯功能。描述時(shí)序邏輯電路的邏輯功能一般采用存儲電路的

2、狀態(tài)轉(zhuǎn)移方程和電路輸出函數(shù)表達(dá)式；或者采用狀態(tài)轉(zhuǎn)移表、狀態(tài)轉(zhuǎn)移圖；或者用時(shí)序圖（工作波形）來描述。本章重點(diǎn)分析了移位寄存器、同步計(jì)數(shù)器和異步計(jì)數(shù)器，介紹了VHDL描述時(shí)序邏輯電路的方法。時(shí)序邏輯電路的設(shè)計(jì)就是根據(jù)邏輯命題的要求，設(shè)計(jì)出實(shí)現(xiàn)該命題功能要求的時(shí)序電路，并力求最簡。本章重點(diǎn)介紹了采用小規(guī)模器件設(shè)計(jì)同步計(jì)數(shù)器、異步計(jì)數(shù)器的方法，介紹了采用中規(guī)模功能器件設(shè)計(jì)任意模值計(jì)數(shù)器的方法以及序列信號發(fā)生器的方法。并介紹了同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟。教學(xué)基本要求（1）掌握時(shí)序邏輯電路的基本分析方法。（2）掌握同步時(shí)序邏輯電路（同步計(jì)數(shù)器）的設(shè)計(jì)方法。（3）掌握常用時(shí)序功能部件（集成計(jì)數(shù)器、移位寄

3、存器）的邏輯功能及應(yīng)用。（4）理解異步計(jì)數(shù)器的設(shè)計(jì)方法。（5）理解VHDL描述方法。（6）了解同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟。重點(diǎn)與難點(diǎn)本章重點(diǎn)：（1）時(shí)序邏輯電路的分析，正確畫出時(shí)序圖（工作波形）。（2）同步計(jì)數(shù)器的設(shè)計(jì)。本章難點(diǎn)：（1）異步時(shí)序邏輯電路的分析與設(shè)計(jì)。（2）同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟（原始狀態(tài)流圖建立、狀態(tài)合并、狀態(tài)編碼等）。 主要教學(xué)內(nèi)容6.1   時(shí)序邏輯電路的分析 6.2   常用時(shí)序邏輯功能器件6.2.1   常用集成計(jì)數(shù)器 6.2.2   常用集成寄存器和移位寄存器6.3 

4、  時(shí)序邏輯電路設(shè)計(jì)6.3.1   同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟 6.3.2   同步計(jì)數(shù)器的設(shè)計(jì)6.3.3   異步計(jì)數(shù)器的設(shè)計(jì)6.3.4   序列信號發(fā)生器 6.4   采用中規(guī)模時(shí)序功能器設(shè)計(jì)時(shí)序邏輯電路6.4.1   采用中規(guī)模計(jì)數(shù)器實(shí)現(xiàn)任意模值計(jì)數(shù)（分頻）器6.4.2   采用中規(guī)模集成移位寄存器 6.5   VHDL描述時(shí)序邏輯電路6.1 時(shí)序邏輯電路的分析分析由小規(guī)模邏輯器件構(gòu)成的時(shí)序邏輯電路一般步驟為：（1）

5、根據(jù)給定的時(shí)序電路圖，寫出下列各邏輯表達(dá)式： 各觸發(fā)器的時(shí)鐘信號CP的邏輯表達(dá)式。 各觸發(fā)器的驅(qū)動(dòng)方程，也就是各觸發(fā)器的輸入信號（激勵(lì)）的邏輯表達(dá)式。 時(shí)序電路的輸出方程。（2）將各觸發(fā)器的驅(qū)動(dòng)方程代入相應(yīng)的觸發(fā)器特征方程，得到該時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)移方程。（3）根據(jù)狀態(tài)轉(zhuǎn)移方程、時(shí)鐘函數(shù)及輸出方程，列出該時(shí)序電路的狀態(tài)轉(zhuǎn)移表，畫出狀態(tài)轉(zhuǎn)移圖或時(shí)序圖（工作波形）。（4）描述給定時(shí)序邏輯電路的邏輯功能。例61 圖611為一個(gè)同步時(shí)序電路，X是輸入控制信號，畫Q1、Q2和Z在X信號控制下的工作波形（設(shè)Q1、Q2初態(tài)均為0）。 圖611 例61電路解 由電路可列出各方程。（1）時(shí)鐘表達(dá)式為CP1=C

6、P，CP2=CP。由于是同一時(shí)鐘，所以為同步時(shí)序邏輯電路。（2）各觸發(fā)器的驅(qū)動(dòng)方程為（3）將驅(qū)動(dòng)方程代入JK觸發(fā)器的特征方程，則各觸發(fā)器的狀態(tài)轉(zhuǎn)移方程為（4）寫出輸出函數(shù)表達(dá)式為（5）根據(jù)狀態(tài)轉(zhuǎn)移方程和輸出函數(shù)表達(dá)式可畫出工作波形，如圖612所示。圖612 例61工作波形畫工作波形時(shí)必須注意：只有時(shí)鐘觸發(fā)沿到達(dá)時(shí)，觸發(fā)器狀態(tài)才能發(fā)生變化。該題畫工作波形時(shí)，有一定技巧，由于Q1n+1是XQ1n，所以當(dāng)X=0且CP下降沿到達(dá) 時(shí)，Q1n+1=Q1n；當(dāng)X=1且CP下降沿到達(dá)時(shí)，Q1n+1=Q1n。對于Q2波形，若Q2原狀態(tài)為0，只有在X=0、Q1=1時(shí)，時(shí)鐘CP下降沿到達(dá)使Q2由0變化為1，以后Q

7、2就一直為1。根據(jù)Z=XQ1nQ2n，可以很容易畫出Z的波形。例62 畫出圖613所示計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移圖，并說明其邏輯功能。圖613 例62電路圖解 由電路可列出各方程。（1）時(shí)鐘表達(dá)式為CP1=CP2=CP3=CP，為同步時(shí)序邏輯電路。（2）各觸發(fā)器的驅(qū)動(dòng)方程為（3）各觸發(fā)器的狀態(tài)轉(zhuǎn)移方程為 （4）列出狀態(tài)轉(zhuǎn)移表，如表611（a）所示。.表611 例62狀態(tài)轉(zhuǎn)移表除去5個(gè)有效狀態(tài)外，還有3個(gè)偏離狀態(tài)，要檢驗(yàn)3個(gè)偏離狀態(tài)的轉(zhuǎn)移情況，如表611（b）所示，才能得到完整的狀態(tài)轉(zhuǎn)移圖。（5）狀態(tài)轉(zhuǎn)移圖，如圖614所示。圖614 例62狀態(tài)轉(zhuǎn)移圖（6）該電路的邏輯功能是模5同步計(jì)數(shù)器。例63 畫出圖6

8、15所示時(shí)序邏輯電路Q1、Q2的工作波形。圖615 例63電路解 根據(jù)電路列出各方程。（1）時(shí)鐘表達(dá)式為CP1=CP，CP2=Q1+CP·Q2。由于觸發(fā)器1和觸發(fā)器2的時(shí)鐘不同，所以為異步時(shí)序邏輯電路。（2）各級觸發(fā)器驅(qū)動(dòng)方程為 （3）各級觸發(fā)器狀態(tài)轉(zhuǎn)移方程為 （4）畫工作波形，設(shè)Q1、Q2初態(tài)為0，如圖616所示。圖616 例63工作波形為了能正確畫出波形，對異步時(shí)序最好同時(shí)畫出或標(biāo)出各觸發(fā)器時(shí)鐘的波形。對于Q2，只有從CP2函數(shù)產(chǎn)生下降沿時(shí)，Q2才有可能改變狀態(tài)。由上面3個(gè)例題可以看出：（1）時(shí)序邏輯電路有兩大類，一是同步時(shí)序邏輯電路，其特點(diǎn)是各存儲電路（觸發(fā)器）的時(shí)鐘是同一時(shí)鐘

9、，因此在時(shí)鐘作用下，各存儲電路同時(shí)發(fā)生狀態(tài)轉(zhuǎn)移。二 是異步時(shí)序邏輯電路，其特點(diǎn)是存儲電路（觸發(fā)器）的時(shí)鐘不同，各存儲電路發(fā)生狀態(tài)轉(zhuǎn)移只有在該存儲電路的時(shí)鐘信號作用下才會(huì)發(fā)生。（2）分析時(shí)序邏輯電路除要正確寫出狀態(tài)轉(zhuǎn)移方程外，特別要注意時(shí)鐘信號的作用。觸發(fā)器只有在時(shí)鐘信號作用下才會(huì)發(fā)生狀態(tài)的變化。（3）完整的狀態(tài)轉(zhuǎn)移圖除去有效狀態(tài)外，還必須包括偏離狀態(tài)。如果偏離狀態(tài)能在時(shí)鐘作用下自動(dòng)進(jìn)入有效狀態(tài)，則該電路具有自啟動(dòng)功能，如果偏離狀態(tài)不能自 動(dòng)進(jìn)入有效狀態(tài)，則該電路就出現(xiàn)鎖住的現(xiàn)象，要使其正常工作必須重新啟動(dòng)（置位或復(fù)位），這一點(diǎn)在下面時(shí)序邏輯電路設(shè)計(jì)中詳細(xì)敘述。6.2   常

10、用時(shí)序邏輯功能器件 常用集成計(jì)數(shù)器常用時(shí)序邏輯功能器件主要有計(jì)數(shù)器、寄存器和移位寄存器。對于常用時(shí)序邏輯功能器件只要求了解功能以及各使能端的使用。常用集成計(jì)數(shù)器分為二進(jìn)制計(jì)數(shù)器（含同步、異步、加減和可逆）和非二進(jìn)制計(jì)數(shù)器（含同步、異步、加減和可逆），下面介紹幾種典型的集成計(jì)數(shù)器。1. 集成計(jì)數(shù)器54/74161集成計(jì)數(shù)器54/74161為4位二進(jìn)制同步加法計(jì)數(shù)器，其功能表如表621所示。表621 CT54/74161功能表從表621中可見：（1）異步清零。即當(dāng)CR=0時(shí)，不管其他輸入的狀態(tài)如何，計(jì)數(shù)器輸出將被直接置零，稱為異步置零，清零信號CR低電平有效。（2）同步并行預(yù)置。即當(dāng)CR=1、LD

11、=0，且有時(shí)鐘脈沖CP的上升沿到達(dá)時(shí)，預(yù)置輸入d0、d1、d2、d3將同時(shí)分別置入到Q0、Q1、Q2、Q3。由于在時(shí)鐘作用下完成置入，所以稱同步預(yù)置。（3）保持。在CR=LD=1時(shí)，當(dāng)CTT·CTP=0，計(jì)數(shù)器保持原狀態(tài)不變。但當(dāng)CTT=0、CTP=1時(shí)，輸出CO=0；而當(dāng)CTT=1、CTP=0時(shí)，輸出CO也保持不變。（4）計(jì)數(shù)。當(dāng)CR=LD=CTT=CTP=1時(shí)，計(jì)數(shù)器在CP上升沿作用下 ，執(zhí)行4位二進(jìn)制同步加法計(jì)數(shù)。 2. 集成計(jì)數(shù)器CT54/74193集成計(jì)數(shù)器CT54/74193為雙時(shí)鐘4位二進(jìn)制同步可逆計(jì)數(shù)器，其功能表如表622所示。表622 CT54/74193功能表從表

12、622中可見：（1）異步清零。當(dāng)CR=1時(shí)，輸出直接清零，清零信號CR高電平有效。（2）異步預(yù)置。當(dāng)CR=0、LD=0，預(yù)置輸入d0d3直接置入到Q0Q3，預(yù)置信號LD低電平有效。（3）加法計(jì)數(shù)。當(dāng)CR=0、LD=1、CPD=1時(shí)，計(jì)數(shù)脈沖由CPU加入，完成同步4位二進(jìn)制加法計(jì)數(shù)。（4）減法計(jì)數(shù)，當(dāng)CR=0、LD=1、CPU=1時(shí)，計(jì)數(shù)脈沖由CPD加入，完成同步4位二進(jìn)制減法計(jì)數(shù)。3. 集成計(jì)數(shù)器CT54/74290CT54/74290為異步十進(jìn)制計(jì)數(shù)器，它由4個(gè)1位二進(jìn)制計(jì)數(shù)器和1個(gè)五進(jìn)制計(jì)數(shù)器組成，如果計(jì)數(shù)器脈沖由CP0端輸入，Q0端輸出，即為二進(jìn)制計(jì)數(shù)器。如果計(jì)數(shù)脈沖由CP1端輸入，Q3

13、Q1端輸出，即為五進(jìn)制計(jì)數(shù)器。如果將Q0與CP1相連，計(jì)數(shù)脈沖由CP0移入，Q3Q0輸出，即為8421碼十進(jìn)制計(jì)數(shù)器，因此又稱二五十異步計(jì)數(shù)器。其功能表如表623所示。表623 CT54/74290功能表由表623可以看出，當(dāng)復(fù)位輸入R0A=R0B=1，且置位輸入S9A·S9B=0時(shí)，Q3Q0被直接置0；只要置位輸入S9A=S9B=1時(shí)，Q3Q2Q1Q0=1001，即直接被置9；只有同時(shí)滿足R0A·R0B=0、S9A·S9B=0時(shí)，才能在計(jì)數(shù)CP下降沿作用下實(shí)現(xiàn)二五十計(jì)數(shù)。 常用集成寄存器和移位寄存器1. 集成寄存器寄存器是用來存儲代碼或數(shù)據(jù)的邏輯部件，1個(gè)觸發(fā)器

14、可存儲1位二進(jìn)制代碼。CT54/74175是一個(gè)4位集成寄存器，其功能表如表624所示。表624 CT54/74175功能表2. 集成移位寄存器 移位寄存器是寄存器中的各位數(shù)據(jù)（代碼）在移位控制信號作用下，依次向高位或依次向低位移動(dòng)1位，也就是具有移動(dòng)功能的寄存器。移位寄存器內(nèi)部的狀態(tài)轉(zhuǎn)移符合移位寄存規(guī)律。即Qin+1=Qi1n，某一級觸發(fā)器的下一個(gè)狀態(tài)是鄰級觸發(fā)器的現(xiàn)狀，只有第1級按輸入信號變化。CT54/74195是4位并入、并出移位寄存器，具有JK串行輸入端，SH/LD移位/置數(shù)端，CR直接清零端，其功能見表625。表625 CT54/74195功能表有表625可見，CR=0時(shí)，直接異步

15、置零；當(dāng)CR=1、SH/LD=0時(shí)，同步置位；當(dāng)CR=1、SH/LD=1時(shí)，在CP上升沿作用下，串列輸入JK至Q0，其余Q0移入Q1，Q1移入Q2，Q2移入Q3 ，實(shí)現(xiàn)右移功能。CT54/74194 是一個(gè)4位雙向移位寄存器，它具有左移、右移、并行輸入、保持及異步清零等五種功能，其功能表如表626所示。表626 CT54/74194功能表6.3   時(shí)序邏輯電路設(shè)計(jì) 同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟第一步：根據(jù)設(shè)計(jì)要求，建立原始狀態(tài)轉(zhuǎn)移圖和原始狀態(tài)轉(zhuǎn)移表。首先分析設(shè)計(jì)要求的輸入變量、輸出變量，以及該電路應(yīng)包含記憶狀態(tài)，并用A、B、C等表示。進(jìn)一步觀察在每一種可能輸入組合作用下

16、， 各個(gè)狀態(tài)的轉(zhuǎn)移情況及相應(yīng)的輸出，然后求得設(shè)計(jì)要求的狀態(tài)轉(zhuǎn)移圖。在建立原始狀態(tài)圖時(shí)，重要的是正確的描述題意，不必考慮是否簡單。第二步：狀態(tài)化簡。狀態(tài)化簡是建立在狀態(tài)等價(jià)的基礎(chǔ)上。所謂兩個(gè)狀態(tài)等價(jià)是指這兩個(gè)狀態(tài)在相同輸入條件下狀態(tài)輸出相同，狀態(tài)轉(zhuǎn)移效果相同，例為A和B兩個(gè)狀態(tài)AB，CD。若B和D是等價(jià)的，則A和C狀態(tài)轉(zhuǎn)移效果相同。兩個(gè)等價(jià)的狀態(tài)可以合并，通過等價(jià)狀態(tài)合并從而消去多余的狀態(tài)。第三步：狀態(tài)編碼，建立狀態(tài)轉(zhuǎn)移表。狀態(tài)編碼即是對每個(gè)狀態(tài)指定一個(gè)二進(jìn)制代碼。狀態(tài)編碼方案不同，實(shí)現(xiàn)電路的結(jié)構(gòu)也不同，選取編碼方案要有利于觸發(fā)器驅(qū)動(dòng)方程和輸出方程的簡化。第四步：根據(jù)狀態(tài)轉(zhuǎn)移方程選擇觸發(fā)器。求觸

17、發(fā)器驅(qū)動(dòng)方程和輸出方程。第五步：畫邏輯電路并檢查是否具有自啟動(dòng)特性。例64 設(shè)計(jì)一個(gè)時(shí)序網(wǎng)絡(luò)，只有連續(xù)3個(gè)或3個(gè)以上時(shí)鐘作用期間，該網(wǎng)絡(luò)的2個(gè)輸入x1和x2都一致時(shí)輸出才為1，否則輸出為0。畫出該時(shí)序網(wǎng)絡(luò)的邏輯圖。 解 第一步：建立原始狀態(tài)圖和原始狀態(tài)表。該電路網(wǎng)絡(luò)有3個(gè)輸入端x1、x2和CP，且x1、x2和CP同步，有1個(gè)輸出Z。原始狀態(tài)圖如圖631所示，原始狀態(tài)表如表631所示。表631 例64原始狀態(tài)表圖631 例64原始狀態(tài)圖第二步：狀態(tài)化簡。由原始狀態(tài)表631可見，C和D在x1x2和x1x2輸入條件下，有相同的輸出，且狀態(tài)轉(zhuǎn)移情況也完全相同，C和D為等價(jià)狀態(tài)，可以合并為一個(gè)狀態(tài)C，消

18、去狀態(tài)D。第三步：狀態(tài)編碼，建立狀態(tài)轉(zhuǎn)移表。該電路有3個(gè)狀態(tài)，可用2位二進(jìn)制碼組合，令A(yù)=00、B=01、C=11，則狀態(tài)轉(zhuǎn)移表如表632所示。表632 例64狀態(tài)轉(zhuǎn)移表第四步：根據(jù)狀態(tài)轉(zhuǎn)移方程選擇觸發(fā)器。求觸發(fā)器的驅(qū)動(dòng)方程和輸出方程。由表632可列出Q2n+1、Q1n+1和輸出Z的卡諾圖如圖632所示?；喌脠D632 例64卡諾圖選擇D觸發(fā)器，則第五步：檢驗(yàn)是否具有自啟動(dòng)特性，畫出邏輯圖。檢驗(yàn)自啟動(dòng)是檢驗(yàn)偏離狀態(tài)Q1Q2=10時(shí)，在x1x2作用下的轉(zhuǎn)移狀況，Q1Q2=10時(shí)：當(dāng)x1x2時(shí)，狀態(tài)轉(zhuǎn)移到00，輸出0；當(dāng)x1x2時(shí)，狀態(tài)轉(zhuǎn)移到01，輸出為1。由于在所有輸入條件下偏離狀態(tài)均能轉(zhuǎn)移到有

19、效狀態(tài)，電路具有自啟動(dòng)特性。該時(shí)序網(wǎng)絡(luò)的邏輯圖如圖633（a）所示，狀態(tài)轉(zhuǎn)移圖如圖633（b）所示。（a）（b）圖633 例64 邏輯電路圖與狀態(tài)轉(zhuǎn)移圖 同步計(jì)數(shù)器的設(shè)計(jì)同步計(jì)數(shù)器的設(shè)計(jì)步驟同同步時(shí)序邏輯電路的設(shè)計(jì)，但由于一般計(jì)數(shù)器的模值即是狀態(tài)數(shù)，因此無需狀態(tài)化簡。關(guān)于狀態(tài)編碼，通常選用二進(jìn)制代碼、循環(huán)代碼或移存型代碼等。所以同步計(jì)數(shù)器的設(shè)計(jì)主要是完成一般步驟中第三、四、五步。例65 設(shè)計(jì)模6同步計(jì)數(shù)器。解 由于模6計(jì)數(shù)器必須記憶6個(gè)狀態(tài)，S0、S1、S2、S3、S4、S5用3位二進(jìn)制代碼表示。在教材中，選取的是S0=000、S1=001、S2=011、S3=111、S4=110、S5=10

20、0，按移位規(guī)律的編碼，同時(shí)該碼組又符合循環(huán)碼規(guī)律（即相鄰碼組只有一位不同），本例采用二進(jìn)制碼規(guī)律來設(shè)計(jì)，以示比較。令S0=000、S1=001、S2=010、S3=011、S4=100、S5=101，由此可列出狀態(tài)轉(zhuǎn)移表如表633所示。表633 例65狀態(tài)轉(zhuǎn)移表畫出次態(tài)卡諾圖和輸出卡諾圖如圖634所示。化簡得圖634 例65卡諾圖 檢驗(yàn)偏離狀態(tài)。將偏離狀態(tài)110、111代入狀態(tài)轉(zhuǎn)移方程得到110 111 100，能自動(dòng)納入有效狀態(tài)，具有自啟動(dòng)特性。如果采用D觸發(fā)器，顯然電路比教材中采用移存碼編碼結(jié)構(gòu)復(fù)雜。如果采用JK觸發(fā)器，則可將各級觸發(fā)器的狀態(tài)轉(zhuǎn)移方程變換成JK觸發(fā)器特征方程Qn+1=JQn

21、+KQn的形式。從而求得J、K激勵(lì)方程為 采用自然二進(jìn)制編碼的模6同步計(jì)數(shù)器電路如圖635（a）所示，狀態(tài)轉(zhuǎn)移圖如圖635（b）所示。（a）（b）圖635 例65邏輯電路圖的狀態(tài)轉(zhuǎn)移圖例66 設(shè)計(jì)一個(gè)能實(shí)現(xiàn)如圖636時(shí)序圖要求的同步時(shí)序邏輯電路。圖636 例66時(shí)序圖 解 （1）由時(shí)序圖可列出狀態(tài)轉(zhuǎn)移表如表634所示。表634 例66狀態(tài)轉(zhuǎn)移表列狀態(tài)轉(zhuǎn)移表時(shí)，注意狀態(tài)轉(zhuǎn)移表中次態(tài)的狀態(tài)N(t)就是下一次轉(zhuǎn)移的狀態(tài)S(t)。列狀態(tài)轉(zhuǎn)移表直至完成狀態(tài)轉(zhuǎn)移循環(huán)，也就是轉(zhuǎn)移至開始的初態(tài)結(jié)束。（2）通過圖637所示卡諾圖，求得狀態(tài)轉(zhuǎn)移方程為圖637 例66卡諾圖分析該題的狀態(tài)轉(zhuǎn)移表，它符合移位寄存器編碼

22、規(guī)律，因此該題也可以只設(shè)計(jì)Q1n+1就可以了。（3）采用D觸發(fā)器的激勵(lì)信號為（4）檢查是否具有自啟動(dòng)。偏離狀態(tài)有000、010和101，其轉(zhuǎn)移為：000 001；010 101 011，都能進(jìn)入有效狀態(tài)，具有自啟動(dòng)特性。（5）邏輯電路圖如圖638所示。圖638 例66 邏輯圖 異步計(jì)數(shù)器的設(shè)計(jì)異步計(jì)數(shù)器的設(shè)計(jì)與同步計(jì)數(shù)器的不同點(diǎn)是，在開始要由狀態(tài)轉(zhuǎn)移表選擇各級觸發(fā)器的時(shí)鐘信號，然后由簡化狀態(tài)轉(zhuǎn)移表來求狀態(tài)轉(zhuǎn)移方程，其余與同步計(jì)數(shù)器設(shè)計(jì)步驟方法相同。例67 設(shè)計(jì)模6異步計(jì)數(shù)器。解 模6計(jì)數(shù)器采用如表635所示的狀態(tài)轉(zhuǎn)移表。表635 例67狀態(tài)轉(zhuǎn)移表（1）由狀態(tài)轉(zhuǎn)移表選擇各級觸發(fā)器時(shí)鐘。第一級觸發(fā)

23、器時(shí)鐘一定是計(jì)數(shù)脈沖CP，以下各級觸發(fā)器時(shí)鐘從CP和各級觸發(fā)器的Q輸出來選擇 。選擇的原則是該級觸發(fā)器狀態(tài)改變時(shí)（由0變?yōu)?，或由1變?yōu)?）必須有時(shí)鐘觸發(fā)沿到達(dá)，其二是在上述條件下，時(shí)鐘多余的觸發(fā)沿越少越好。由表635可見，CP1=CP；Q2在序號1、3發(fā)生狀態(tài)改變，這兩個(gè)時(shí)刻Q1在CP作用下均有下降沿產(chǎn)生 ，所以選CP2=Q1；Q3在序號3發(fā)生狀態(tài)改變時(shí)，Q2和Q1都有下降沿產(chǎn)生 ，在序號5發(fā)生狀態(tài)改變時(shí)，Q2無下降沿產(chǎn)生，Q1有下降沿產(chǎn)生，所以選擇CP3=Q1。（2）列簡化狀態(tài)轉(zhuǎn)移表，求狀態(tài)轉(zhuǎn)移方程。在列簡化狀態(tài)轉(zhuǎn)移表時(shí)，將觸發(fā)器沒有時(shí)鐘觸發(fā)的下一個(gè)狀態(tài)用×表示，因此表635可以

24、化簡為表636。表636 例67簡化狀態(tài)轉(zhuǎn)移表Q1要CP觸發(fā)，因此每個(gè)序號均會(huì)觸發(fā)而發(fā)生狀態(tài)轉(zhuǎn)移。Q2、Q3要Q1觸發(fā)，因此只有在序號1、3、5時(shí)才觸發(fā)且發(fā)生狀態(tài)轉(zhuǎn)移，其余序號0、2、4由于沒有Q1下降沿產(chǎn)生，Q2、Q3不會(huì)發(fā)生狀態(tài)改變，狀態(tài)轉(zhuǎn)移表中用×表示 。用卡諾圖化簡，如圖639所示。由此可列出圖639 例67卡諾圖Q3n+1=Q2n， Q2n+1=Q3nQ2n， Q1n+1=Q1n（3）檢驗(yàn)是否具有自啟動(dòng)特性，畫邏輯圖。該計(jì)數(shù)器有兩個(gè)偏離狀態(tài)110和111，在CP作用下，110 111 000，可以自啟動(dòng)納入有效狀態(tài)，具有自啟動(dòng)特性。用D觸發(fā)器實(shí)現(xiàn)的邏輯圖如圖6310所示。圖

25、6310 例67邏輯圖例65是同步模6計(jì)數(shù)器，請同學(xué)們比較這兩個(gè)計(jì)數(shù)器的不同。 序列信號發(fā)生器1和0數(shù)碼按一定規(guī)律排列的串行周期性信號稱序列信號，在數(shù)字系統(tǒng)中通常作為同步信號、地址碼等。對于序列信號發(fā)生器的設(shè)計(jì)有兩種情況，一是根據(jù)給定序列信號設(shè)計(jì)發(fā)生器電路，二是根據(jù)要求序列信號的周期（碼長）設(shè)計(jì)發(fā)生器電路。1. 根據(jù)給定序列信號設(shè)計(jì)發(fā)生器電路有兩種方案，一是基于移位寄存器產(chǎn)生（移位型序列信號發(fā)生器），二是基于計(jì)數(shù)器產(chǎn)生（計(jì)數(shù)型序列信號發(fā)生器）?；谝莆患拇嫫鳟a(chǎn)生電路需要將給定碼長M的序列信號按移存規(guī)律組成M個(gè)狀態(tài)循環(huán)，最后求出第一級串行輸入激勵(lì)函數(shù)?；谟?jì)數(shù)器產(chǎn)生電路是在同步計(jì)數(shù)器基礎(chǔ)上加輸出

26、組合電路組成。同步計(jì)數(shù)器的模值就是序列信號的碼長M。例68 設(shè)計(jì)產(chǎn)生序列信號101001，101001，的發(fā)生器電路。解 （1）設(shè)計(jì)移存型發(fā)生器電路。根據(jù)給定序列信號，由于碼長M=6，所以確定移位寄存器的位數(shù)n=3，按移位規(guī)律組成的狀態(tài)轉(zhuǎn)移如表637所示。表637 例68 狀態(tài)轉(zhuǎn)移表圖6311 例68卡諾圖因此，第一級輸入激勵(lì)信號，由卡諾圖6311可求得Q1n+1=Q3nQ1nQ3nQ2n檢驗(yàn)是否具有自啟動(dòng)特性，由表637可見，有效狀態(tài)6個(gè)，偏離狀態(tài)為000和111，檢驗(yàn)結(jié)果000 001，111 110，具有自啟動(dòng)特性。邏輯圖如圖6312所示。圖6312 例68移位型邏輯圖（2）設(shè)計(jì)計(jì)數(shù)型發(fā)

27、生器電路。由于碼長M=6，設(shè)計(jì)模6同步計(jì)數(shù)器（同例65）。設(shè)計(jì)產(chǎn)生101001序列信號的組合電路，其真值表如表638所示。輸出F的卡諾圖如圖6313所示，求出表638 例68真值表圖6313 例68 F卡諾圖邏輯圖如圖6314所示。圖6314 例68計(jì)數(shù)型邏輯圖2. 根據(jù)序列信號碼長M的要求設(shè)計(jì)發(fā)生器電路當(dāng)設(shè)計(jì)已給定序列信號碼長M的要求時(shí)，首先是選擇碼型，碼型確定后可根據(jù)給定序列信號的方法設(shè)計(jì)。對于碼型的選擇應(yīng)根據(jù)序列信號的作用來選擇，應(yīng)用最多的是M=2n1的最長線性序列信號及其派生的M2n1的非最長線性序列信號。（1）M=2n1的最長線性序列又稱為偽隨機(jī)序列信號，它是在n位移位寄存器的基礎(chǔ)上

28、加上異或反饋電路組成。N位移位寄存器產(chǎn)生（2n1）長度（最長線性序列的反饋函數(shù)可查表得到）。例如n=4，由表中可查得反饋函數(shù)f=Q4Q3，則可以得到M=15的序列信號為。（2）M2n1的非最長線性序列信號可以在M=2n1最長線性序列信號基礎(chǔ)上產(chǎn)生，其方法是在（2n1）個(gè)狀態(tài)中跳過(2n1)M個(gè)狀態(tài)，使其M個(gè)狀態(tài)符合移存規(guī)律循環(huán)。 這種設(shè)計(jì)方法的關(guān)鍵在于找到起跳狀態(tài)。尋找起跳狀態(tài)的方法是： 根據(jù)M要求，確定移位寄存器的位數(shù)n，nlog2M。 由表查得(2n1)位最長線性序列的反饋函數(shù)f。 從111開始作為序列，由反饋函數(shù)求出(2n1)最長線性序列信號。 將序列左移(2n1)M位，作為序列。 序列

29、和序列對應(yīng)位進(jìn)行異或運(yùn)算，得到序列。 在序列中找到10000 n位數(shù)代碼，對應(yīng)于序列的n位數(shù)碼即為起跳狀態(tài)。 在序列中從起跳狀態(tài)開始刪去(2n1)M位數(shù)碼，即可得到長度為M的序列信號。例69 設(shè)計(jì)M=12的序列信號發(fā)生器。解 由于M=12，可能是n=4。 由表查得(2n1)位最長線性序列信號的反饋函數(shù)f=Q4Q3。 (2n1)位最長線序列信號為序列。 在序列中找到1000，對應(yīng)序列為起跳狀態(tài)。 在序列中從0001開始刪去3位數(shù)碼001，即可得到長度M=12的序列信號為，可設(shè)計(jì)移存型的序列信號發(fā)生器（步驟略）。第一級輸入激勵(lì)函數(shù)為其邏輯圖如圖6315所示。圖6315 例69邏輯圖6.4 

30、;  采用中規(guī)模時(shí)序功能器設(shè)計(jì)時(shí)序邏輯電路 采用中規(guī)模計(jì)數(shù)器實(shí)現(xiàn)任意模值計(jì)數(shù)（分頻）器應(yīng)用N進(jìn)制的集成計(jì)數(shù)器可以實(shí)現(xiàn)任意模值M（MN）計(jì)數(shù)分頻，通常利用集成計(jì)數(shù)器的清除端和置位端來實(shí)現(xiàn)。1. 利用清除端復(fù)位清除信號產(chǎn)生電路是固定結(jié)構(gòu)形式，如圖641所示，其中G1為判別門，G2和G3為基本觸發(fā)器產(chǎn)生足夠的清除脈沖，G1的輸入端為計(jì)數(shù)模值M的二進(jìn)制代碼中1。圖641 清除信號產(chǎn)生例610 利用CT54/74161實(shí)現(xiàn)模12計(jì)數(shù)分頻。解 CT54/74161是4位二進(jìn)制計(jì)數(shù)器，CR為低電平異步清零，模12的二進(jìn)制代碼Q3Q2Q1Q0=1100，因此電路結(jié)構(gòu)如圖642所示。圖642 例610

31、邏輯電路圖其工作原理是，當(dāng)CP為0時(shí)，G3為1，CR=1，在CP脈沖作用下，正常計(jì)數(shù)。一旦計(jì)數(shù)器進(jìn)入到M=12（Q3Q2Q1Q0=1100）時(shí)，G1輸出為0，使G2輸出為1。由于CP=1，G3輸出為0，作用于CR，使計(jì)數(shù)器清零為0000狀態(tài)，同時(shí)G1輸出為1。G3輸出為0的持續(xù)時(shí)間為CP=1的持續(xù)時(shí)間。此后CP=0，使G3輸出為1。計(jì)數(shù)器又進(jìn)入正常計(jì)數(shù)，直至進(jìn)入Q3Q2Q1Q0=1100，又產(chǎn)生清除信號，這樣就完成了模12計(jì)數(shù)分頻。由于1100出現(xiàn)的時(shí)間十分短暫，所以不包含在有效狀態(tài)之中，其狀態(tài)轉(zhuǎn)移為當(dāng)M>N時(shí)，可以用多片接連。2. 利用置位控制端置位法（1）同步置位法。置位信號的產(chǎn)生也

32、是固定結(jié)構(gòu)，只需要改變輸入數(shù)據(jù)，就可以改變計(jì)數(shù)模值 。它有三種電路結(jié)構(gòu)形式：第一種：輸入數(shù)據(jù)為（2nM）的二進(jìn)制代碼，由滿值輸出CO作為LD。其特點(diǎn)是在狀態(tài)循環(huán)中不包含全0態(tài)，如圖643所示。分析圖643，可得其狀態(tài)轉(zhuǎn)移為圖643 不包含全0態(tài)電路結(jié)構(gòu)圖643為模12計(jì)數(shù)分頻，其中0100（*）為置入數(shù)據(jù)。第二種：輸入數(shù)據(jù)為（2nM1）的二進(jìn)制代碼，由或門產(chǎn)生置位控制信號，其特點(diǎn)是在狀態(tài)循環(huán)中包含了全0狀態(tài)，在全0時(shí)進(jìn)行置位，如圖644所示。分析圖644可得其狀態(tài)轉(zhuǎn)移為圖644 包括全0態(tài)電路結(jié)構(gòu)其中0101（*）為置入數(shù)據(jù)。 第三種：輸入數(shù)據(jù)為的二進(jìn)制代碼，如圖645所示，它與圖644的不同

33、點(diǎn)在于Q3輸出反饋D3作為置數(shù)輸入，其特點(diǎn)是包含了全0態(tài)，而且Q3輸出為方波。圖645 包含全0態(tài)且輸出為方波分析圖645，可得出狀態(tài)轉(zhuǎn)移為其中0011（*）和1011（*）為置入數(shù)，Q3有6個(gè)連0和6個(gè)連1，所以Q3輸出為方波。（2）異步置位法。電路結(jié)構(gòu)同異步復(fù)位法，但它有一個(gè)置位判別，二是置位輸入數(shù)。在同步置位中，置位判別狀態(tài)是0000或×000。而在異步置位時(shí)，可以是2n個(gè)有效狀態(tài)中的任意一個(gè)狀態(tài)，而置位數(shù)為從該狀態(tài)開始跳過（2n M）后的狀態(tài)數(shù)。通常以1111為判別狀態(tài)，而置位數(shù)為（2nM1）二進(jìn)制代碼。例如要實(shí)現(xiàn)模12計(jì)數(shù)分頻，則置位數(shù)的狀態(tài)為16121=3，即0011。如

34、圖646所示，其狀態(tài)轉(zhuǎn)移為圖646其中0011（*）為置位數(shù)，而1111出現(xiàn)時(shí)間十分短暫，不在有效序列之中。 采用中規(guī)模集成移位寄存器移位寄存器的特點(diǎn)是狀態(tài)轉(zhuǎn)移符合移存規(guī)律，它經(jīng)常用來作為環(huán)形計(jì)數(shù)器、扭環(huán)計(jì)數(shù)器、序列信號發(fā)生器等。也可以實(shí)現(xiàn)模M計(jì)數(shù)分頻器，模值為M的計(jì)數(shù)器關(guān)鍵在于找到符合移存規(guī)律的M個(gè)狀態(tài)轉(zhuǎn)移。第一種方法：采用同步置位法。同步置位法的電路結(jié)構(gòu)固定（見圖647）。采用CT54/74195時(shí)，輸入激勵(lì)為J=Q3，K=Q3，將作為SH/LD的控制信號，即當(dāng)Q3Q2Q1Q0=×111時(shí)，在下一個(gè)時(shí)鐘到達(dá)時(shí)執(zhí)行置位功能，其余狀態(tài)下，執(zhí)行移位寄存。因此選擇的預(yù)置數(shù)可以實(shí)現(xiàn)不同模值

35、的計(jì)數(shù)分頻。判別門G的輸出可以作為計(jì)數(shù)器的輸出。表641 給出了不同模值計(jì)數(shù)分頻時(shí)預(yù)置數(shù)。表641 不同模值預(yù)置數(shù)例611 分析圖647，列出狀態(tài)轉(zhuǎn)移表。圖647 例611邏輯圖解 設(shè)初態(tài)Q3Q2Q1Q0=0111，此時(shí)判別門G的輸出為0，下一時(shí)鐘到達(dá)執(zhí)行置位功能，使Q3Q2Q1Q0=0100，此后G的輸出為1，執(zhí)行移位寄存功能，狀態(tài)轉(zhuǎn)移表如表642所示，該電路為模10計(jì)數(shù)器。表642 例611狀態(tài)表第二種方法：不采用置位方法，而是建立M個(gè)符合移存規(guī)律的狀態(tài)，設(shè)計(jì)輸入激勵(lì)JK和輸出，這種方法的關(guān)鍵在于尋找符合移存規(guī)律的狀態(tài)轉(zhuǎn)移表。在序列信號發(fā)生器中，我們曾介紹了碼長為M的移存型序列信號發(fā)生器是

36、由n個(gè)觸發(fā)器構(gòu)成，它有M個(gè)狀態(tài)按移存規(guī)律轉(zhuǎn)移，因此碼長為M的移存型序列信號發(fā)生器可以作為模值為M的移存型計(jì)數(shù)器，必須注意的是其輸出要由組合電路產(chǎn)生。例612 設(shè)計(jì)模12的移存型計(jì)數(shù)器。解 由例69 M=12的序列信號，其狀態(tài)轉(zhuǎn)移表如表643所示。實(shí)現(xiàn)該狀態(tài)轉(zhuǎn)移的邏輯電路如圖648所示。表643 例612狀態(tài)轉(zhuǎn)移表為了使輸出簡單，在表643中可選擇任意一狀態(tài)作為輸出，本例中選0110為輸出狀態(tài)，通過卡諾圖簡化，可得F=Q4Q1。因此，邏輯圖如圖648所示。圖648 例612模12移存型計(jì)數(shù)器6.5 VHDL描述時(shí)序邏輯電路時(shí)序邏輯電路都是以時(shí)鐘信號為驅(qū)動(dòng)信號，時(shí)序邏輯電路只有在時(shí)鐘信號的邊沿到達(dá)

37、時(shí)，其狀態(tài)才發(fā)生改變，因此，時(shí)鐘信號通常是描述時(shí)序邏輯電路程序的執(zhí)行條件。通常對觸發(fā)時(shí)鐘邊沿檢出條件可簡寫為IF CP'EVENT AND CP='1' THEN;上升沿觸發(fā)；IF CP'EVENT AND CP='0' THEN;下降沿觸發(fā)；時(shí)序邏輯電路還有同步復(fù)（置）位和非同步復(fù)（置）位。同步復(fù)（置）位是在復(fù)（置）位信號有效且在給定時(shí)鐘邊沿到達(dá)時(shí)，時(shí)序邏輯電路復(fù)（置）位。而非同步復(fù)（置）位，只要復(fù)（置）位信號有效，時(shí)序邏輯電路立即復(fù)（置）位。在VHDL描述時(shí)，同步復(fù)（置）位一定在以時(shí)鐘為敏感信號的進(jìn)程中定義，且用IF語句來描述必要的復(fù)（置）位

38、條件。例如PROCESS(CP)BEGINIF(CP'EVENT AND CP='1') THENIF(cr='0') THENtmprg(n) <= "00.0".而非同步復(fù)（置）位在描述時(shí)與同步方式不同，首先在進(jìn)程的面感信號中除時(shí)鐘信號以外，還應(yīng)加上（置）位信號；其次用IF語句描述復(fù)（置）位條件；最后在ELSIF段描述時(shí)鐘信號邊沿條件。例如PROCESS(CP,cr)BEGINIF(cr='0') THENtmprg(n) <= "00.0"IF(CP'EVENT AND C

39、P='1') THEN.例613 用VHDL描述六十進(jìn)制計(jì)數(shù)器。解 六十進(jìn)制計(jì)數(shù)器常用于時(shí)鐘計(jì)數(shù)，cp為時(shí)鐘輸入端；load為預(yù)置操作控制端（高電平有效）；datain1(30)為個(gè)位數(shù)據(jù)輸入端，datain10(20)為十位數(shù)據(jù)輸入端；bcd1(30)為計(jì)數(shù)值個(gè)數(shù)輸出，bcd10(20)為計(jì)數(shù)值十位輸出。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY bcd60count ISPORT(cp,load: IN STD_LOGIC;datain1: IN STD_LO

40、GIC_VECTOR(3 DOWNTO 0);datain10: IN STD_LOGIC_VECTOR(2 DOWNTO 0);bcd1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);bcd10: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END bcd60count;ARCHITECTURE rtl OF bcd60count ISSIGNAL bcd1n:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL bcd10n:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(cp,load,da

41、tain1,datain10)BEGINIF(load='1') THENbcd1n <= datain1; cd10n<= datain10; ELSIF(cp'EVENT AND cp='1') THENIF(bcd10n < 5) THEN IF(bcd1n< 9) THEN bcd1n <= bcd1n + 1; bcd10n <= bcd10n; ELSEbcd1n <= "0000" bcd10n <= bcd10n + 1; END IF;ELSEIF(bcd1n< 9) THEN bcd1n<= bcd1n + 1; bcd10n <= bcd10n; ELSEbcd1n <= "0000" bcd10n<= "000" END IF;END IF;END IF;END PROCESS;bcd1<= bcd1n; cd10<= bcd10n; END rtl;自我檢測題1. 已知同步時(shí)序電路如圖P61所示，要求分析該電路，并說明其邏輯功能。圖P612. 一時(shí)序邏輯電路如圖P62所示，虛線框內(nèi)