實(shí)驗(yàn)二的計(jì)數(shù)器電路的設(shè)計(jì)

1、EDA實(shí)驗(yàn)報(bào)告學(xué) 院（部）： 電氣與信息工程學(xué)院 專(zhuān) 業(yè)： 電子信息工程 學(xué) 生 姓 名： 劉玉文 班 級(jí)： 電子信息工程1101 學(xué) 號(hào)： 11401700430 指導(dǎo)教師姓名： 譚會(huì)生 實(shí)驗(yàn)二： 09999的計(jì)數(shù)器電路的設(shè)計(jì)1.實(shí)驗(yàn)?zāi)康模?）進(jìn)一步熟悉和掌握Quartus II軟件的使用。（2）進(jìn)一步熟悉和掌握GW48-CK或其他EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的使用。（3）學(xué)習(xí)和掌握VHDL進(jìn)程語(yǔ)句和元件例化語(yǔ)句的使用。2.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試好一個(gè)技術(shù)范圍為09999的4位十進(jìn)制計(jì)數(shù)器電路CNT9999，并用GW48-CK或其他EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)(可選用的芯片為ispLSI 1032E-PLCC84或

2、EPM7128S-PL84或XCS05/XCS10-PLCC84芯片)進(jìn)行硬件驗(yàn)證。3. 實(shí)驗(yàn)條件（1）開(kāi)發(fā)軟件：Quartus II8.0。（2）實(shí)驗(yàn)設(shè)備：GW48-CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。（3）擬用芯片：EPM7128S-PL84。4. 實(shí)驗(yàn)設(shè)計(jì)（1）系統(tǒng)原理框圖為了簡(jiǎn)化設(shè)計(jì)并便于顯示，本計(jì)數(shù)器電路CNT9999的設(shè)計(jì)分為兩個(gè)層次，其中底層電路包括四個(gè)十進(jìn)制計(jì)數(shù)器模塊CNT10，再由這四個(gè)模塊按照?qǐng)D所示的原理框圖構(gòu)成頂層電路CNT9999。CNT9999電路原理框圖（2）VHDL程序計(jì)數(shù)器CNT9999的底層和頂層電路均采用VHDL文本輸入，有關(guān)VHDL程序如下。 1）CNT10的VHD

3、L源程序： -CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3

4、 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR='1'THEN CQI<="0000" ELSIF CLK'EVENT AND CLK='1'THEN IF ENA='1'THEN IF CQI="1001"THEN CQI<="0000" ELSE CQI<=CQI+'1' END IF; END IF; END IF; END PROCESS; PROCESS(CLK,CQI) IS

5、 BEGIN IF CLK'EVENT AND CLK='1'THEN IF CQI<"1001"THEN CO<='0' ELSE CO<='1' END IF; END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART; 2）CNT9999的VHDL源程序： -CNT9999.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT9999 IS PORT(CLK:IN STD_LOGIC;

6、CLR:IN STD_LOGIC; ENA:IN STD_LOGIC; DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END ENTITY CNT9999; ARCHITECTURE ART OF CNT9999 IS COMPONENT CNT10 IS PORT(CLK,CLR,ENA:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC); END COMPONENT CNT10; SIGNAL S0,S1,S2,S3:STD_LOGIC; BEGIN U0:CNT10 P

7、ORT MAP(CLK,CLR,ENA,DOUT(3 DOWNTO 0),S0); U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(7 DOWNTO 4),S1); U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(11 DOWNTO 8),S2); U3:CNT10 PORT MAP(S2,CLR,ENA,DOUT(15 DOWNTO 12),S3); END ARCHITECTURE ART;(3）仿真波形設(shè)置本設(shè)計(jì)包括兩個(gè)層次，因此先進(jìn)行底層的十進(jìn)制計(jì)數(shù)器CNT10的仿真，再進(jìn)行頂層CNT9999的仿真。如圖是CNT10仿真輸入設(shè)置及可能結(jié)果估計(jì)圖。

8、同理可進(jìn)行CNT9999仿真輸入設(shè)置及可能結(jié)果估計(jì)。CNT10的時(shí)序仿真結(jié)果CNT9999的時(shí)序仿真結(jié)果5.實(shí)驗(yàn)總結(jié)通過(guò)本次實(shí)驗(yàn)，對(duì)Quartus II軟件的基本操作有了更深層次的認(rèn)識(shí)，并能初步熟練和掌握他的運(yùn)用。文件名與實(shí)體名要相對(duì)應(yīng)，輸入源程序時(shí)要仔細(xì)，時(shí)序仿真時(shí)，要先保存仿真文件，最后才能對(duì)其進(jìn)行相應(yīng)地仿真操作。計(jì)數(shù)動(dòng)態(tài)掃描顯示電路1.實(shí)驗(yàn)?zāi)康模?）學(xué)習(xí)Quartus II 8.0 軟件的基本使用方法。（2）學(xué)習(xí)GW48-CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的基本使用方法。（3）了解VHDL程序中數(shù)據(jù)對(duì)象、數(shù)據(jù)類(lèi)型、順序語(yǔ)句和并行語(yǔ)句的綜合應(yīng)用。2.實(shí)驗(yàn)內(nèi)容設(shè)計(jì)并調(diào)試一個(gè)由兩個(gè)4位二進(jìn)制并行加法器級(jí)

9、聯(lián)而成的8位二進(jìn)制并行加法器。3. 實(shí)驗(yàn)內(nèi)容（1）開(kāi)發(fā)軟件：Quartus II 8.0。（2）實(shí)驗(yàn)設(shè)備：GW48-CK EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)。（3）擬用芯片：EPM7128S-PL84。4. 實(shí)驗(yàn)設(shè)計(jì) (1）系統(tǒng)原理框圖為了簡(jiǎn)化設(shè)計(jì)并便于顯示，該計(jì)數(shù)動(dòng)態(tài)掃描顯示電路分為兩個(gè)層次，底層電路包括四個(gè)十進(jìn)制計(jì)數(shù)器模塊CNT10、動(dòng)態(tài)顯示控制信號(hào)產(chǎn)生模塊CTRLS、數(shù)據(jù)動(dòng)態(tài)顯示控制模塊DISPLAY等六個(gè)模塊，再由這六個(gè)模塊按照?qǐng)D所示的原理圖構(gòu)成頂層電路DTCNT9999。 (2）VHDL程序十進(jìn)制計(jì)數(shù)器模塊CNT10的VHDL程序見(jiàn)09999的計(jì)數(shù)器電路，其余兩個(gè)模塊的VHDL程序如下： 1)CTR

10、LS的VHDL源程序 -CTRLS.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRLS IS PORT(CLK:IN STD_LOGIC; SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END ENTITY CTRLS; ARCHITECTURE ART OF CTRLS IS SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK) ISBEGINIF CLK'

11、EVENT AND CLK='1' THENIF CNT="111" THENCNT<="000"ELSECNT<=CNT+'1'END IF; END IF; END PROCESS; SEL<=CNT; END ARCHITECTURE; 2)DISPLAY的VHDL源程序： -DISPLAY.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DISPLAY IS PORT(SE

12、L:IN STD_LOGIC_VECTOR(2 DOWNTO 0); DATAIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0); COM:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -LEDW:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY; ARCHITECTURE ART OF DISPLAY IS SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN P1:PROCESS(SEL) I

13、S BEGIN CASE SEL IS WHEN "000"=>COM<="11111110" WHEN "001"=>COM<="11111101" WHEN "010"=>COM<="11111011" WHEN "011"=>COM<="11110111" WHEN "100"=>COM<="11101111" WHEN "

14、;101"=>COM<="11011111" WHEN "110"=>COM<="10111111" WHEN "111"=>COM<="01111111" WHEN OTHERS =>COM<="11111111" END CASE; END PROCESS P1; -LEDW<=SEL; P2:PROCESS(SEL,DATAIN) BEGIN CASE SEL IS WHEN "000"

15、=>DATA<=DATAIN(3 DOWNTO 0); WHEN "001"=>DATA<=DATAIN(7 DOWNTO 4); WHEN "010"=>DATA<=DATAIN(11 DOWNTO 8); WHEN "011"=>DATA<=DATAIN(15 DOWNTO 12); WHEN OTHERS=>DATA<="0000"END CASE;CASE DATA IS WHEN "0000"=>SEG<=&quo

16、t;00111111" WHEN "0001"=>SEG<="00000110" WHEN "0010"=>SEG<="01011011" WHEN "0011"=>SEG<="01001111" WHEN "0100"=>SEG<="01100110" WHEN "0101"=>SEG<="01101101" WHEN "0110"=>SEG<="01111101" WHEN "0111"=>SEG<="00000111" WHEN "1000"=>SEG<="01111111&quo