芯愿景提圖流程及方法

1、 芯愿景提圖流程及方法簡介一、軟件常用快捷鍵操作與窗口介紹二、工程工作區(qū)創(chuàng)建三、描線、打孔四、模擬單元提圖五、數(shù)字單元提圖六、連接PIN/ERC檢查*七、數(shù)據(jù)導入導出Master版一、軟件快捷鍵操作1、軟件操作快件鍵表（1）、系統(tǒng)功能快捷鍵 基本不使用此類型快捷鍵（2）、視圖操作快捷鍵 常用快捷鍵：PagUp: 上移整屏（保持10重疊）PageDown: 下移整屏（保持10重疊）Home： 左移屏幕（保持10重疊）End: 右移屏幕（保持10重疊）: 回退到上一視圖位置層次化工作區(qū) 在對話框中配置工作區(qū)和單元模板的對應關系*工作區(qū)一般為： 四工作區(qū)命名規(guī)則為： 項目名稱+工程名如YSXX項目的

2、四個工作區(qū)YSXXPOWER工作區(qū)；YSXX _LINE工作區(qū)；YSXX _CELLS工作區(qū)；YSXX _TOP工作區(qū)三、描線、打孔一般流程：POWER工作區(qū)內(nèi)描繪電源線-電源導入LINE工作區(qū)-在LINE工作區(qū)內(nèi)描繪金屬線（由TOP層金屬線往下描）-打VIA3/VAI2/VAI1孔（依次由頂層到底層）-打通孔 常用快捷鍵：1/2/3/4：分別是切換圖片層次 N+F3：啟用描線+連續(xù)描線模式O：用于打開 P:用于打通孔Insert:調(diào)入打孔繪筆（如圖）*描線方法：使用1/2/3/4切換到需要描的金屬層-點擊鍵盤N鍵-在點擊F3鍵-在彈出屬性窗口選擇連續(xù)描線-點擊確定-點擊鼠標左鍵在圖像上繪線-

3、點擊左鍵然后放開在點擊一次鼠右鍵即可。*打孔方法：不是通孔情況：使用Insert鍵調(diào)入打孔繪筆-鎖定屏幕-按鍵盤Tab鍵-然后點擊Q鍵即可通孔情況：使用Insert鍵調(diào)入打孔繪筆-鎖定屏幕-按鍵盤方向鍵移動打孔繪筆-然后點擊P鍵十字交叉孔: 使用Insert鍵調(diào)入打孔繪筆-鎖定屏幕-按鍵盤方向鍵移動打孔繪筆-然后點擊o鍵四、模擬單元提圖1典型模擬器件 NMOS、 NMOS4、 PMOS、 PMOS4 CAPACITOR、 RESISTOR、 DIODE NPN、 PNP 特殊工藝的模擬器件提取模擬管子主體思想: 確定圖片工藝-確定器件類型-CiopLogic Analyzer軟件-在標注工具欄

4、使用相應器件圖標-在對應圖片上畫框-在彈出來的屬性框中填入相應參數(shù)-加入管子PIN引腳-在將來畫線工作區(qū)描線導入現(xiàn)在工作區(qū)-連接PIN腳到金屬線上即可。* 定義 NMOS/PMOS/NMOS4/PMOS4 G、 D 和 S端口會被自動放置 NMOS/PMOS 的W、 L、 bn和M參數(shù)需要手工設置 NMOS4/PMOS4 的W、 L和M參數(shù)需要手工設置，還需要給它們添加B端口 定義電阻、電容和二極管 MINUS 和PLUS端口會被自動放置 W、L 和M的參數(shù)可以用軟件自動提取 R、C 和面積參數(shù)可以自動換算 定義NPN/PNP B、C和E端口會被自動放置 W、L 和M的參數(shù)可以用軟件自動提取

5、面積參數(shù)可以自動換算（Cadence自動換算）圖為常用標注欄上的器件圖標 例如圖是提取一個NMOS管子：使用工藝HL18GF提取電路在標注欄中使用Add MOS圖標-在圖片上繪框（如下圖白色框）-在彈出的屬性框窗口加入相應的類型名稱（HL18GF工藝NMOS管子名稱為nch_tk33）-參數(shù)w/l/fw/m等參數(shù)-點擊確認窗口-加入相應PIN腳即可五、數(shù)字單元提圖 基本數(shù)字單元 大多數(shù)的工程中都含有數(shù)字單元，這些單元由模擬器件和全局信號符號構成，例如VDD、GND、PMOS、NMOS等等 典型基本數(shù)字單元包括： Inv/buf、 nand/and、 nor/or、 aoi、 oai、 mux、

6、 latch、 dff、 rs、 xor/xnor等等提取數(shù)字單元主體思想:確定圖片工藝-確定MOS器件類型-使用標注工具欄的CELL類圖標-在對應圖片上繪單元區(qū)-標注工具欄使用單元圖標-在對應圖片上繪單元框-在彈出來的屬性框中填入相應單元名稱-*將來提取的門電路畫在提圖紙上（需要在Caence工程目錄輸入電路圖）-加入管子PIN引腳-選擇顯示工程面板-點擊相應單元右鍵-選擇搜索單元-選擇開始確定單元-在將來后面描線工作區(qū)描繪線導入-連接PIN腳到金屬線上即可。例如圖是提取二個NAND3_16_16方法：（使用工藝HL18GF提取電路）在標注欄中使用單元區(qū)圖標（如圖三標注）-在圖片上繪單元區(qū)框

7、（如圖一）-在彈出的屬性框窗口加選擇VDD/GND方向-點擊確認窗口- 標注欄中使用單元圖標（如圖三標注）-在單元區(qū)內(nèi)繪單元框（如圖二）-彈出的屬性框中填入單元名稱-加入相應端口A/B/C/Y/VDD/GND(圖下圖三）-點擊顯示框單元右鍵-選擇搜索單元-點擊顯示框單元右鍵-選擇開始確認單元實例（T可透視看單元區(qū)內(nèi)單元是否為同一單元）-確認完畢 框單元區(qū)圖（CELL類型圖標） 圖一 在單元區(qū)內(nèi)部框單元 圖二 在單元區(qū)內(nèi)部框單元 圖三六、連接PIN/ERC檢查連接PIN引腳方法： 鎖定屏幕-點擊快捷鍵V-使用鼠標左鍵點擊PIN小方塊或線頭-移動鼠標連接需要相連的二個點-一屏連接完使用Home/P

8、gUp/PgDn/End環(huán)屏 PIN連接效果圖ERC檢查目的：為了使得網(wǎng)表避免一些連接錯誤、一些誤操作錯誤、以及一些遺漏的PIN、孔等問題為此很用必要檢查ERC檢查方法： 連接好PIN以及外部引腳后選擇工具欄ERC(如圖圈內(nèi)ERC）-依次點接物理、邏輯、名字、高級項-在需要檢查項前面選擇-點擊確定查看輸出窗口-點擊輸出窗口里面內(nèi)容-彈到需要檢查的圖片相應位置-修改好即可。（下圖分別物理、邏輯、名字、高級需要檢查的項目圖） （REC需要檢查的物理選項圖） （REC需要檢查的邏輯選項圖） （REC需要檢查的名字選項圖） （REC需要檢查的名字選項圖）七、數(shù)據(jù)導入導出Master版 在反向集成電路版

9、圖提取項目中，完成單元電路提取、端口PIN連接和單元電路原理圖Cadence輸入后，剩下就是top電路的數(shù)據(jù)導入導出了，本文就以帳號TiM2110下，項目IR2153為例講述該操作過程，該項目使用的工藝文件是 epilib08BCD700V_V8。 一、導出工藝庫的EDIF200文件對于項目應用的工藝庫在以前項目中已被導出（C:chiplogic family v7.06ChipMasterProject）應用的則可以自接調(diào)用；對于全新的工藝或以前沒有用到的工藝，則需要導出工藝庫的EDIF200文件。由于缺少對工藝庫的編輯權限，我們可以先建一個庫（IR2153sch）和一個頂層單元（epili

10、b08BCD700V_V8），然后將應用到的Schcell的symbol調(diào)用到這個頂層單元中，此時就可以導出工藝庫的EDIF200文件了，在Cadence的CIW窗口中執(zhí)行操作： FileExportEDIF 200.，彈出EDIF200 Out對話框如圖-1： 圖-1 填寫項如上圖：l 單擊Browse，選擇新建庫中的頂層單元epilib08BCD700V_V8的schematic，則Library Name、Cell Name、View Name三項會自動填上；l External Libraries:填寫應用到的拓展庫名，中間以空格隔開；經(jīng)以往項目驗證一般只需加載basic即可，應用到的

11、是opin、ipin、iopin三種PIN端口屬性；對于多電源項目應用到電源vcc的則還應加載analogLib庫；l Output file：填寫輸出的EDIF200文件的名稱，如epilib08BCD700V_V8.out。 填完以上各項點擊按鈕“OK”,導出的EDIF200文件存放在Run Directory的路徑下，同時也可以查閱edifout.log文件檢查是否導出有誤。確定導出的EDIF200文件正確無誤后，將其拷貝到虛擬機中，打開工具Master，新建一個單元庫，命名為項目應用的工藝庫名如：epilib08BCD700V_V8。點擊文件導入EDIF200.，彈出對話框如圖2所示：

12、 圖-2 填寫項如上圖， 對單元名統(tǒng)一用字符小寫，引腳名、實例名用字符大寫。 導入成功后會在C:chiplogic family 7.06ChipMasterProject路徑下添加了個epilib08BCD700V_V8文件夾。該文件夾內(nèi)，需要修改3點：l 刪除頂層單元epilib08BCD700V_V8的文件夾；l 刪除Library.lib列表中epilib08BCD700V_V8；l 修改library.inf中內(nèi)容為TopCell=；二、導出基本單元的EDIF200文件 新建一個頂層單元如dummy，將所有基本單元的symbol調(diào)用到這個頂層單元中，和導出工藝庫EDIF200文件的差

13、別是External Libraries中要加上工藝庫，其他操作的導出工藝庫的一致,如圖3所示： 圖-33、 把Chiplogic analyzer中top層數(shù)據(jù)導入Master在Chiplogic analyzer工具中打開項目top層工作區(qū)執(zhí)行操作：文件導出Master單元庫。彈出對話框，如圖4： 圖-4 要求填寫的項如上圖：l Master單元庫的名稱：命名規(guī)則定為-項目名_top；l 導出網(wǎng)表的頂層單元的名稱：top（默認）；l 為基本單元指定引用庫：項目的基本數(shù)字單元在Cadence中輸圖的庫名；l 重新指定模擬器件所在單元庫的名稱：項目所用到的工藝庫名，如：epilib08BCD7

14、00V_V8。 點擊“確定”會在Analyzer的輸出窗口相關的信息，如圖5所示，表示導出成功；如有其他報錯信息，則要求改完錯誤后重新再導出。4、 從Master中導出項目top層的EDIF200文件打開從Analyzer導到Master中的top層電路原理圖做ERC檢查，看是否有單元框重疊，如果只有幾個，那么移動一下單元的位置即可；如果很多則要求對電路進行恰當?shù)目s放，執(zhí)行操作：編輯更新電路圖整體縮放器件間距，彈出對話框填入適當?shù)目s放倍率，基本要求是：單元不能重疊并且擴散區(qū)域最小，這樣利于后面電路整理。這個操作可能需要多次嘗試，對于采用了不滿意的縮放倍率，可以按鍵U(undo)撤消。 完成適當倍率縮放檢查ERC無誤后可導出top層電路，執(zhí)行操作：文件導出EDIF 200.，彈出對話框如圖6： 圖-6填寫項如上圖所示：五、將Master導出的top層EDIF200導入Cadence中將EDIF200文件從虛擬機中拷貝到Linux系統(tǒng)帳號下的Cadence目錄下，然后在Cadence的CIW窗口中操作：FileImportEDIF 200. ,彈出對話框EDIF 200 in 的對話框，只