設(shè)計(jì)含異步清零和同步加載與時(shí)鐘使能的計(jì)數(shù)器_圖文_第1頁(yè)
設(shè)計(jì)含異步清零和同步加載與時(shí)鐘使能的計(jì)數(shù)器_圖文_第2頁(yè)
設(shè)計(jì)含異步清零和同步加載與時(shí)鐘使能的計(jì)數(shù)器_圖文_第3頁(yè)
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設(shè)計(jì)含異步清零和同步加載與時(shí)鐘使能的計(jì)數(shù)器_圖文_第5頁(yè)
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1、4-1 設(shè)計(jì)含異步清零和同步加載與時(shí)鐘使能的計(jì)數(shù)器(1 實(shí)驗(yàn)?zāi)康?熟悉 Quartus 的 VHDL 文本設(shè)計(jì)流程全過(guò)程,學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì), 仿真和硬件測(cè)試。掌握原理圖與文本混合設(shè)計(jì)方法。(2 實(shí)驗(yàn)原理:參考 3.4節(jié)。實(shí)驗(yàn)程序?yàn)槔?3-20。(3 實(shí)驗(yàn)內(nèi)容 1:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 ISPORT (CLK,RST,EN,LOAD : IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0;DOUT

2、: OUT STD_LOGIC_VECTOR(3 DOWNTO 0;COUT : OUT STD_LOGIC ;END cnt10;ARCHITECTURE behav OF cnt10 ISBEGINPROCESS (CLK, RST, EN, LOADV ARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0;BEGINIF RST='0' THEN Q := (OTHERS=>'0'ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (LOAD='0' THEN Q := DATA; ELSEIF Q<9 THEN Q := Q + 1;ELSE Q := (OTHERS=>'0'END IF;END IF;END IF;END IF;IF Q = "1001" THEN COUT <= '1'ELSE COUT <= '0'END IF;DOUT <= Q;END PROCESS;END behav;實(shí)

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