Ethernet以太網(wǎng)程序使用手冊 V1.2

1、【精品文檔】如有侵權(quán)，請聯(lián)系網(wǎng)站刪除，僅供學(xué)習(xí)與交流Ethernet以太網(wǎng)程序使用手冊 V1.2.精品文檔.EP4CE30開發(fā)板verilog之Ethernet通信一、Ethernet通信設(shè)計簡介本例程在EP4CE30開發(fā)板上用verilog實現(xiàn)ethernet UDP協(xié)議通信。FPGA程序接收到上位機發(fā)來的UDP數(shù)據(jù)包，通過解析目標MAC address來確定是否發(fā)給FPGA的數(shù)據(jù)包。如果是的話，把數(shù)據(jù)包中的數(shù)據(jù)部分保存到fifo中。FPGA的發(fā)送程序把fifo的數(shù)據(jù)包發(fā)送回上位機。整個ethernet_test項目主要由UDP發(fā)送模塊(ipsend.v),UDP接收模塊(iprecieve

2、.v )和CRC檢驗?zāi)K(crc.v )組成。以下為每個模塊的功能： UDP發(fā)送模塊(ipsend.v) 實現(xiàn)把fifo的數(shù)據(jù)組成UDP包格式并發(fā)送到PC的網(wǎng)口 UDP接收模塊(iprecieve.v) 接收并解析從PC機過來的以太網(wǎng)包，把以太網(wǎng)包的數(shù)據(jù)保存到FIFO中。 CRC檢驗?zāi)K(crc.v) 是為發(fā)送模塊的UDP包生成CRC32的校驗碼二、Ethernet通信測試 1. 準備工作 1、用網(wǎng)線連接開發(fā)板的網(wǎng)口和PC的網(wǎng)口。 2、修改UDP發(fā)送模塊(ipsend.v)中的目標mac address為你使用的PC的 mac address。如果不知道自己PC網(wǎng)卡的mac address,

3、就在DOS命令窗口（開始->運行->輸入cmd命令即可調(diào)出）用ipconfig all命令看一下。 3、修改iprecieve.v中185行的mymac39:0=40'h14feb5ab0c，后面的數(shù)字修改為您的PC MAC地址的前五個字節(jié)，如果您的MAC顯示為14feb5ab0c7b（16進制），那么此處應(yīng)該輸入40'h14feb5ab0c。4、修改PC的IP Address 為192.168.0.3。 (PC 的IP Address需要和發(fā)送模塊(ipsend.v)中的一致，ipsend.v已經(jīng)設(shè)置為192.168.0.3）5、在DOS命令窗口綁定開發(fā)板的IP地

4、址和MAC地址，運行命令： ARP -s 192.168.0.2 00-0a-35-01-fe-c0 （此192.168.0.2 IP為開發(fā)板IP地址）DOS命令窗口輸入ARP -a 查看是否修改成功。6、等到上面的全部修改后重新全編譯一次工程，然后JTAG下載到FPGA板子里面。2. 通信測試 打開網(wǎng)絡(luò)調(diào)試助手(在光盤A下面的軟件目錄里面，解壓NetAssist.rar)并設(shè)置參數(shù)如下，再按連接按鈕(這里的本地的IP地址為 PC的IP Address（192.168.0.3）, 本地端口需要跟FPGA程序中的一致，為0x8000，十進制為32768)。設(shè)置目標主機的IP地址需要和FPGA程序

5、中的IP地址一致（192.168.0.2），目標端口號也需要和FPGA程序的一致(0x8000，十進制為32768)。在發(fā)送窗口發(fā)送“66 66 66 66 66 66 66 66 66 46(注意最多發(fā)送15字節(jié))”, 向網(wǎng)絡(luò)的數(shù)據(jù)接收窗口如果可以看到從FPGA返回的數(shù)據(jù)，說明您的以太網(wǎng)數(shù)據(jù)發(fā)送和接收成功，恭喜您！【注意】網(wǎng)絡(luò)助手的設(shè)置需要和下圖截圖完全一致，包括十六進制顯示，自動換行顯示，按照十六進制發(fā)送。如發(fā)送多于15個字節(jié)接收出現(xiàn)異常，如下圖所示:3. 調(diào)試以太網(wǎng)測試比較麻煩，提前需要您準備一些網(wǎng)絡(luò)相關(guān)的知識，包括以太網(wǎng)包結(jié)構(gòu)，MII接口等，可能您一次實驗不成功，沒有關(guān)系，多試幾次，一

6、定可以的，如果幾次還是不行的話，那么可以使用Signaltap抓取信號看下是否有包送入FPGA，通過查看FPGA和以太網(wǎng)芯片的RX接口的RX_VLD和RX_DATA，Signaltap工程已經(jīng)建立好了，可以直接雙擊打開，如果有包進入FPGA，但是包沒有出FPGA，說明一定是配置原因?qū)е碌臄?shù)據(jù)沒有發(fā)送出去，此時請查看配置。如果包數(shù)據(jù)送出FPGA了，就是TX_EN和TXD有值，那么說明可能FPGA到以太網(wǎng)芯片和PC網(wǎng)口路徑存在問題，請檢查網(wǎng)線和硬件。FPGA接收RX有數(shù)據(jù)的波形如下：FPGA接收TX有數(shù)據(jù)的波形如下：【注意】發(fā)送包數(shù)據(jù)點擊網(wǎng)絡(luò)助手的發(fā)送按鍵即可，正常情況點擊一次有一個包進入開發(fā)板。3、 Ethernet通信測試后記我們在最開始調(diào)試以太網(wǎng)的時候，調(diào)試了有一周時間，期間還發(fā)生了數(shù)據(jù)接收不完全正確的情況，各種調(diào)試，最后發(fā)現(xiàn)是時序不滿足，然后在工程里面添加了時鐘的時序約束，然后編譯通過，再下到板子上，測試通過，數(shù)據(jù)正