開關(guān)電源設(shè)計：上網(wǎng)本處理器電源設(shè)計要點

1、    開關(guān)電源設(shè)計：上網(wǎng)本處理器電源設(shè)計要點摘要：實現(xiàn)了一種全集成可變帶寬中頻寬帶低通濾波器，討論分析了跨導(dǎo)放大器-電容(OTAC)連續(xù)時間型濾波器的結(jié)構(gòu)、設(shè)計和具體實現(xiàn)，使用外部可編程電路對所設(shè)計濾波器帶寬進行控制，并利用ADS軟件進行電路設(shè)計和仿真驗證。仿真結(jié)果表明，該濾波器帶寬的可調(diào)范圍為126 MHz，阻帶抑制率大于35 dB，帶內(nèi)波紋小于05 dB，采用18 V電源，TSMC 018m CMOS工藝庫仿真，功耗小于21 mW，頻響曲線接近理想狀態(tài)。關(guān)鍵詞：Butte由于更高的集成度、更快的處理器運行速度以及更小的特征尺寸，內(nèi)核及I/O電壓的負

2、載點(POL)處理器電源設(shè)計變得越來越具挑戰(zhàn)性。處理器技術(shù)的發(fā)展必須要和POL電源設(shè)計技術(shù)相匹配。對當(dāng)今的高性能處理器而言,5年或10年以前使用的電源管理解決方案可能已不再行之有效。因此，當(dāng)為德州儀器(TI)的DaVinci數(shù)字信號處理器(DSP)進行POL電源解決方案設(shè)計時，充分了解基本電源技術(shù)可以幫助克服許多設(shè)計困難。本文以一個基于TI電源管理產(chǎn)品的電源管理參考設(shè)計為例，討論一系列適用于DaVinci處理器的電源去耦、浪涌電流、穩(wěn)壓精度和排序技術(shù)。大型旁路去耦電容處理器所使用的全部電流除了由電源本身提供以外，處理器旁路和一些電源的大型電容也是重要來源。當(dāng)處理器的任務(wù)級別(levelofac

3、tivity)急劇變化而出現(xiàn)陡峭的負載瞬態(tài)時，首先由一些本地旁路電容提供瞬時電流，這種電容通常為小型陶瓷電容，可快速響應(yīng)對負載變化。隨著處理速度的增加，對于更多能量存儲旁路電容的需求變得更為重要。另一個能量來源是電源的大電容。為避免出現(xiàn)穩(wěn)定性問題，一定要確保電源的穩(wěn)定性，且可利用增加的旁路電容正確地啟動。因此，必須保證對電源反饋回路進行補償以適應(yīng)額外的旁路電容。電源評估板(EVM)在試驗臺上可能非常有效，但在負載附近增加了許多旁路電容的情況下，其性能可能會發(fā)生變化。作為一個經(jīng)驗法則，可以通過在盡可能靠近處理器電源引腳的地方放置多個0603或0402電容(60用于內(nèi)核電壓，而30則用于DM6?4

4、3的I/O電壓)，將DaVinci電源電壓的系統(tǒng)噪聲進行完全去耦。更小型的0402電容是更好的選擇，因為其寄生電感較小。較小的電容值(如560pF)應(yīng)該最接近電源引腳，其距離僅為1.25cm。其次最接近電源引腳的是中型旁路電容(如220nF)。TI建議每個電源至少要使用8個小型電容和8個中型電容，并且應(yīng)緊挨著BGA過孔安裝(占用內(nèi)部BGA空間，或者至少應(yīng)在外部角落處)。在更遠一點的地方，可以安裝一些較大的大型電容，但也應(yīng)該盡可能地靠近處理器。浪涌電流具有大旁路電容的電源存在啟動問題，因為電源可能無法對旁路電容充電，而這正是啟動期間滿足處理器要求所需要的。因此，在啟動期間，過電流可能會引起電源的

5、關(guān)斷，或者電壓可能會暫時下降(變?yōu)榉菃握{(diào)狀態(tài))。一個很好的設(shè)計實踐是確保電壓在啟動期間不下降、過沖或承受長時間處于高壓狀態(tài)。為減少浪涌電流，可通過增加內(nèi)核電壓電源的啟動時間，來允許旁路電容緩慢地充電。許多DC/DC調(diào)節(jié)器都具有獨特的可調(diào)軟啟動引腳，以延長電壓斜坡時間。如果調(diào)節(jié)器不具有這種軟啟動引腳，那么可利用一個外部MOSFET以及一種RC充電方案，從外部對其進行實施。本文推薦使用一種帶有電流限制功能的DC/DC調(diào)節(jié)器，來幫助維持單調(diào)的電壓斜坡。采用軟啟動方案有助于滿足DaVinci處理器的排序要求。上電排序越來越多的處理器廠商提供推薦的內(nèi)核及I/O上電排序的時序準則。一旦獲知時序要求，POL

6、電源設(shè)計人員便可選擇一種適當(dāng)?shù)募夹g(shù)。對雙路電源上電和斷電的方法有很多種，其中順序排序和同時排序是最為常用。當(dāng)在內(nèi)核和I/O上電之間要求一個較短的毫秒級時間間隔時，可以采用任何順序?qū)嵤╉樞蚺判?。實施順序排序的一種方法是只需將一個穩(wěn)壓器的PWERGOOD引腳連接至另一個穩(wěn)壓器的ENABLE引腳。當(dāng)內(nèi)核和I/O電壓差在上電和斷電期間需要被最小化時，就需要使用同時排序。為實施同時排序，內(nèi)核和I/O電壓應(yīng)彼此緊密地跟蹤，直到達到較低的理想電壓電平。此外，較低的內(nèi)核電壓達到了其設(shè)定值要求，而較高的I/O電壓將可以繼續(xù)上升至其設(shè)定值。在自升壓模式中，DaVinci處理器要求對CVDD和CVDDDSP內(nèi)核電源

7、進行同時排序。在主機升壓模式中，CVDD必須斜坡上升，并在CVDDSP開始斜坡上升以前達到其設(shè)置值(1.2V)。作為一個最大值，CVDDDSP電源必須在關(guān)閉(開啟)“始終開啟”和DSP域之間的短路開關(guān)以前上電?？梢砸匀魏雾樞騿覫/O電源(DVDD18、DVDDR2和DVDD33)，但必須在CVDD電源100ms的同時達到設(shè)定值。穩(wěn)壓精度影響電源系統(tǒng)的電壓容差有幾個因素，其中電壓基準精度是最重要的一個因素，可在電源管理器件的產(chǎn)品說明書中找到其規(guī)范。新型穩(wěn)壓器要求達到±1%的精度或更高的溫度基準精度。一些成本較低的穩(wěn)壓器可能要求±2%或±3%的基準電壓精度。請在產(chǎn)品

8、說明書中查看穩(wěn)壓器廠商的相關(guān)規(guī)范，以確保穩(wěn)壓精度可以滿足處理器的要求。另一個影響穩(wěn)壓精度的因素是穩(wěn)壓器外部反饋電阻的容差。在要求精確容差值的情況下，推薦使用±1%的容差電阻。另外，在將這種電阻用于編程輸出電壓時，將會帶來額外±0.5%的容差，具體的計算公式為：輸出電壓精度=2*(1-VREF/VOUT)*TOLRES第三個影響因素是輸出紋波電壓。一個優(yōu)良的設(shè)計實踐是針對低于1%輸出電壓的峰峰輸出電壓進行設(shè)計，它可使電源系統(tǒng)的電壓容差增加±0.5%。假設(shè)基準精度為±2%，那么這三個影響因素加在一起將使電源系統(tǒng)精度為±3%。DaVinciCVDD電

9、源要求一個可帶來±4.2%精度、50mV容差的1.2V典型內(nèi)核電源。3.3VDVDD電源具±4.5%精度、150mV的容差，而1.8VDVDD電源則具有±5%精度、90mV的容差。使穩(wěn)壓器靠近負載以減少路徑損耗非常重要。需要注意的是，如果電源具有3%的容差，且處理器內(nèi)核電壓要求4.2%容差，則必須對去耦網(wǎng)絡(luò)進行設(shè)計，以便實現(xiàn)1.2V電壓軌4的1.2%精度或14mV容差。歷史經(jīng)驗數(shù)據(jù)顯示，內(nèi)核電壓隨著處理技術(shù)的發(fā)展而不斷降低。對內(nèi)核電壓稍作改變，便可提供更高的性能，或節(jié)省更多電量。選擇一個具有可編程輸出電壓和±3%以內(nèi)輸出電壓容差的穩(wěn)壓器是一種較好的設(shè)計方法。相比從零開始重新設(shè)計一種全新的電源，簡單的電阻器變化或引腳重新配置要容易得多。因此，最好選擇一款可以支持低至0.9V或更低輸出電壓的穩(wěn)壓器，以便最大化地重用，并幫助簡化TI片上系統(tǒng)(SoC)器件未來版本的使用。參考設(shè)計圖1：12V電源的參考設(shè)計電路圖。FTDC/DC轉(zhuǎn)換器可能會被分別用于實現(xiàn)3A和1.5A電流。SWIFT穩(wěn)壓器具有基于DaVinci技術(shù)的數(shù)字視頻EVM的特點。如欲了解更多采用了線性調(diào)節(jié)器、TPS40KDC/DC轉(zhuǎn)換器、TPS62xxxDC/DC轉(zhuǎn)換器或多輸出電源管理單元(PMU