基于CPLD的全數(shù)字脈寬調(diào)制器的研究

1、基于CPLD的全數(shù)字脈寬調(diào)制器的研究基于CPLD的全數(shù)字脈寬調(diào)制器的研究摘要:基于計(jì)數(shù)器的工作原理,本文提出了一種具有復(fù)位功能的全數(shù)字脈寬調(diào)制器的實(shí)現(xiàn)數(shù)器,在時(shí)鐘CLK的下一個(gè)上升沿,PWM輸出跟隨Cout變?yōu)楦唠娖?所以計(jì)數(shù)器開始向上計(jì)數(shù),在此期間,PWM輸出為:1;當(dāng)計(jì)數(shù)器計(jì)到滿值M時(shí),再向上計(jì)數(shù),Cout就產(chǎn)生進(jìn)位高電平脈沖,Load電路重新將Mark_value載入計(jì)數(shù)器,在時(shí)鐘CLK的下一個(gè)上升沿,PWM輸出變?yōu)榈碗娖?計(jì)數(shù)器開始向下計(jì)數(shù),在此期間,PWM輸出為0;當(dāng)計(jì)數(shù)器計(jì)到0時(shí),再向下計(jì)數(shù),Cout就產(chǎn)生借位高電平脈沖,Load電路將載入新的Mark_value值,開始新的一個(gè)P

2、WM周期,整個(gè)工作過程周而復(fù)始.上面敘述的是在整個(gè)工作過程中,沒有出現(xiàn)復(fù)位信號(hào)Reset有效情況下的PWM工作原理.如果在正常工作過程中,Reset復(fù)位有效, 那么工作原理就稍不同,可分兩種情況:一種情況是在一個(gè)周期內(nèi)復(fù)位有效,計(jì)數(shù)器就停止當(dāng)前計(jì)數(shù),清除計(jì)數(shù)器計(jì)數(shù)值為0,并清除PWM輸出也為0.另一種情況是在復(fù)位Reset有效期間,有同步信號(hào)Syn到來,那么計(jì)數(shù)器就不能有效的載入數(shù)據(jù),進(jìn)入正常工作,只能讓電路在接下來的這個(gè)周期PWM輸出都為0.直到復(fù)位無效,同步信號(hào)到來時(shí),再載入數(shù)據(jù),進(jìn)入正常工作過程.2裝載(Load)電路和PWM使能(Enable)電路的設(shè)計(jì)根據(jù)PWM運(yùn)行原理,裝載信號(hào)應(yīng)該

3、由計(jì)數(shù)器的進(jìn)/借位來產(chǎn)生.然而由于復(fù)位信號(hào)的存在,如果在某一個(gè)周期內(nèi)復(fù)位有效,那么本周期的計(jì)數(shù)值就清0,使得計(jì)數(shù)器不能在下個(gè)周期開始時(shí)像正常工作那樣產(chǎn)生進(jìn)/借位,來載入本周期的占空比數(shù)值.考慮到在所有的輸入信號(hào)中,只有同步信號(hào)是在每個(gè)周期的開始時(shí)有一個(gè)脈沖,所以為了確保在每個(gè)周期的開始時(shí)都能正確的載入數(shù)據(jù)值,讓同步信號(hào)和計(jì)數(shù)器的進(jìn)/借位兩個(gè)信號(hào)來組成或邏輯來產(chǎn)生計(jì)數(shù)器的載入數(shù)據(jù)信號(hào).由于上/下計(jì)數(shù)器即使在Disable的情況下,只要輸入時(shí)鐘還存在,那么進(jìn)/借位就會(huì)跟著變化,導(dǎo)致PWM也變化,這并不是我們所期望的.因?yàn)?在計(jì)數(shù)器Disable的情況下,PWM占空比輸出應(yīng)為0,因而應(yīng)給計(jì)數(shù)器加入一

4、個(gè)時(shí)鐘的控制信號(hào).當(dāng)復(fù)位信號(hào)無效,同步信號(hào)Syn上升沿到來時(shí),計(jì)數(shù)器時(shí)鐘信號(hào)有效;另一方面,在PWM工作期間,如果復(fù)位信號(hào)有效,此時(shí)計(jì)數(shù)器的時(shí)鐘必須被屏蔽且計(jì)數(shù)值必須清0,PWM占空比輸出也應(yīng)為0,以便在接下來復(fù)位信號(hào)無效的周期開始時(shí),計(jì)數(shù)器能載入新的值,開始新的占空比輸出.根據(jù)以上所述,最終確定的PWM時(shí)鐘控制電路是以D觸發(fā)器為中心,包括同步脈沖時(shí)鐘信號(hào)Syn,時(shí)鐘信號(hào)Clk和復(fù)位信號(hào)Reset的一個(gè)邏輯組合電路.而且復(fù)位信號(hào)必須在復(fù)位有效時(shí)對(duì)計(jì)數(shù)器進(jìn)行清0,否則即使復(fù)位有效,計(jì)數(shù)器停止了工作,但計(jì)數(shù)值仍然會(huì)保留在某個(gè)值,使得在下個(gè)周期開始時(shí),數(shù)據(jù)不能被載入,PWM輸出錯(cuò)誤.4 仿真波形及分

5、析仿真條件:時(shí)鐘頻率:28.636M Hz,同步信號(hào)Syn頻率:28K Hz,數(shù)據(jù)位寬n:10位.仿真時(shí),使PWM連續(xù)輸出波形占空比分別為1,0.75 ,0.5, 0.35和0.根據(jù)公式(2),可以得出對(duì)應(yīng)的Mark_value數(shù)據(jù)值分別為0x0,0x100,0x200,0x300,0x3FF.例:D=0.75 根據(jù)公式(2)得:Mark_value=2n (1-D)=2100.25=256=0x100下圖是PWM電路在連續(xù)輸出時(shí)的仿真波形圖圖三 PWM工作過程中Reset無效的時(shí)序圖圖三所示是PWM連續(xù)五個(gè)周期的輸出時(shí)序圖,從PWM輸出波形來看,它能夠按數(shù)據(jù)值Mark_value所對(duì)應(yīng)的占空

6、比正確輸出.實(shí)際上,在每個(gè)PWM周期都有一定的誤差,這可以從圖中的PWM輸出占空比分別為1和0的兩種情況看出,實(shí)際PWM輸出占空比并不是完全為1和0,而是會(huì)有幾個(gè)時(shí)鐘周期的誤差.產(chǎn)生這種誤差的原因是進(jìn)位和借位到數(shù)據(jù)的載入這個(gè)期間有一個(gè)過渡狀態(tài),一般是12個(gè)時(shí)鐘周期,這個(gè)過渡狀態(tài)每個(gè)周期都會(huì)出現(xiàn),這是由PWM原理所決定的,是無法避免的.因而理論P(yáng)WM精度為2/10240.002.圖四 PWM工作過程中Reset有效的仿真波形圖5 實(shí)驗(yàn)結(jié)果實(shí)驗(yàn)中采用的時(shí)鐘頻率為28.636M Hz,Mark_value數(shù)據(jù)寬度取10位,根據(jù)公式(1),可計(jì)算出同步信號(hào)Syn的頻率為27.96KHz,實(shí)際采用28

7、K Hz.芯片選用Altera公司的EPM2128A100 4,其工作電壓為3.3V.實(shí)驗(yàn)時(shí),由DSP向CPLD中的PWM電路連續(xù)寫入五個(gè)數(shù)據(jù)值,為便于驗(yàn)證,寫入的值仍采用仿真時(shí)的數(shù)據(jù)值0x0,0x100,0x200,0x300,0x3FF,對(duì)應(yīng)理論占空比分別為1,0.75,0.5,0.25和0.下圖為連續(xù)輸出時(shí)的實(shí)驗(yàn)波形.圖四 PWM輸出實(shí)驗(yàn)波形基于圖四的實(shí)驗(yàn)波形,測(cè)出了PWM周期和占空比時(shí)間的實(shí)驗(yàn)數(shù)據(jù)如表1.表1 占空比D理論值和實(shí)驗(yàn)值對(duì)比表實(shí)測(cè)D時(shí)間(s) 0.700 9.010 17.950 26.890 35.828實(shí)測(cè)PWM周期(s) 35.8625 35.8650 35.8625 35.8625 35.8625實(shí)際占空比D實(shí) 0.0018 0.251 0.501 0.75 0.999理論占空比D理 0 0.25 0.5 0.75 1從表1的實(shí)驗(yàn)數(shù)據(jù)可以看出,實(shí)際PWM輸出占空比D實(shí)與理論占空比D理幾乎相等,這充分證明了這種實(shí)現(xiàn)電路的正確性.此外,從實(shí)驗(yàn)數(shù)據(jù)還可以看出占空比誤差的來源,也就是前面提到的過渡狀態(tài)產(chǎn)生的幾個(gè)多余周期.當(dāng)占空比為0時(shí),實(shí)測(cè)D為70ns,正好是兩個(gè)時(shí)鐘周期,占空比為1時(shí),占空比的偏差值為35.8625-35.828=35ns,正好是一個(gè)時(shí)鐘周期,這與理論分析是一致的.從整個(gè)實(shí)驗(yàn)結(jié)果來看,本文所提出的實(shí)現(xiàn)電路無論