電子科大系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)補(bǔ)全流水線結(jié)構(gòu)圖

1、實(shí)驗(yàn)報(bào)告課程名稱：計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)學(xué)院：計(jì)算機(jī)科學(xué)與工程學(xué)院專業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)指導(dǎo)教師：好老師學(xué)生姓名：愛學(xué)習(xí)的小學(xué)生 6666666666666實(shí)驗(yàn)成績(jī)：日期：2017年5月5日電子科技大學(xué)計(jì)算機(jī)學(xué)院實(shí)驗(yàn)中心 電 子 科 技 大 學(xué)實(shí) 驗(yàn) 報(bào) 告一、 實(shí)驗(yàn)項(xiàng)目名稱：流水線代碼分析二、 實(shí)驗(yàn)室名稱：主樓A2-412 實(shí)驗(yàn)時(shí)間：2017年5月5日三、 實(shí)驗(yàn)?zāi)康?. 熟悉代碼中的模塊名和接口信號(hào)，并理解其作用；2. 通過補(bǔ)全流水線的模塊圖，進(jìn)一步熟悉代碼中各模塊的連接細(xì)節(jié)，加強(qiáng)對(duì)流水線CPU工作原理的掌握。四、 實(shí)驗(yàn)原理（一） Verilog HDL知識(shí)回顧（1）5種抽象的級(jí)別：系統(tǒng)級(jí)、算法

2、級(jí)、RTL級(jí)、門級(jí)、開關(guān)級(jí)（2）功能:1. 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)；2. 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間；3. 通過命名的事件來觸發(fā)其他過程里的激活行為或停止行為。4. 提供了條件（如if_else，case等）循環(huán)程序結(jié)構(gòu)；5. 提供了可帶參數(shù)并且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)；6. 提供了可定義新的操作符的函數(shù)（function）結(jié)構(gòu)；7. 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。8. 提供了一套完整的組合型原語（Primitive）；（二） Verilog HDL的基本語法（三） 流水線CPU原理圖（四） ISE的使用（五） 流水線

3、CPU工作原理五、 實(shí)驗(yàn)內(nèi)容1. 列出代碼中的模塊名和接口信號(hào)，并寫出他們的作用；2. 補(bǔ)全流水線的模塊圖： a)在現(xiàn)有圖的基礎(chǔ)上，在對(duì)應(yīng)模塊的輸入輸出接口處補(bǔ)全端口的名字； b)在現(xiàn)有圖的基礎(chǔ)上，補(bǔ)全未畫出的模塊和信號(hào)連線。3. 對(duì)補(bǔ)全的流水線模塊圖作必要的文字說明，解釋其工作原理。六、 實(shí)驗(yàn)器材（設(shè)備、元器件）ISE Design Suite 14.7集成開發(fā)環(huán)境，編程語言：Verilog HDL硬件描述語言七、 實(shí)驗(yàn)步驟1.看懂老師給的CPU源代碼；2.仔細(xì)對(duì)比各模塊的形參，與最頂層模塊中的實(shí)參，列出代碼中的模塊名和接口信號(hào)，并寫出他們的作用；3.根據(jù)代碼補(bǔ)充完善“流水線結(jié)構(gòu)補(bǔ)充圖”：a

4、)在現(xiàn)有圖的基礎(chǔ)上，在對(duì)應(yīng)模塊的輸入輸出接口處補(bǔ)全端口的名字；b)在現(xiàn)有圖的基礎(chǔ)上，補(bǔ)全未畫出的模塊和信號(hào)連線。4. 對(duì)補(bǔ)全的流水線模塊圖作必要的文字說明，解釋其工作原理。八、 實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析（一） 列出代碼中的模塊名和接口信號(hào)，并寫出他們的作用：1. module pipelinedcpu(clock,resetn,pc,inst,ealu,malu,walu);模塊名：pipelinedcpu接口信號(hào): clock,resetn,pc,inst,ealu,malu,walu作用：規(guī)定統(tǒng)一的接口信號(hào)，連接各個(gè)模塊，實(shí)現(xiàn)CPU總體結(jié)構(gòu)2. module pipepc(npc,clk,clr

5、n,pc);模塊名：pipepc接口信號(hào): npc,clk,clrn,pc作用：prog_cnt，實(shí)現(xiàn)程序計(jì)數(shù)器PC3. module pipeif(pcsource,pc,bpc,rpc,jpc,npc,pc4,ins);模塊名：pipeif接口信號(hào): pcsource,pc,bpc,rpc,jpc,npc,pc4,ins作用：if_stage，實(shí)現(xiàn)取指IF級(jí)4. module pipeir(pc4,ins,clk,clrn,dpc4,inst);模塊名：pipeir接口信號(hào): pc4,ins,clk,clrn,dpc4,inst作用：inst_reg，實(shí)現(xiàn)IF級(jí)與ID級(jí)之間的寄存器，即指令

6、寄存器IR5. module pipeid(dpc4,inst,wrn, wdi,wwreg,clk,clrn,bpc,jpc,pcsource, wreg,m2reg,wmem,aluc,aluimm,a,b,imm,rn, shift,jal,rsrtequ);模塊名：pipeid接口信號(hào): dpc4,inst,wrn,wdi,wwreg,clk,clrn,bpc,jpc,pcsource,wreg,m2reg,wmem,aluc,aluimm,a,b,imm,rn, shift,jal,rsrtequ作用：id_stage，實(shí)現(xiàn)譯碼ID級(jí)6. module pipedereg(dwreg

7、,dm2reg,dwmem,daluc,daluimm,da,db,dimm,drn, dshift,djal,dpc4,clk,clrn,ewreg,em2reg,ewmem, ealuc,ealuimm,ea,eb,eimm,ern,eshift,ejal,epc4);模塊名：pipedereg接口信號(hào):dwreg,dm2reg,dwmem,daluc,daluimm,da,db,dimm,drn,dshift,djal,dpc4,clk,clrn,ewreg,em2reg,ewmem, ealuc,ealuimm,ea,eb,eimm,ern,eshift,ejal,epc4作用：de_

8、reg，實(shí)現(xiàn)ID級(jí)與EXE級(jí)之間的寄存器7. module pipeexe(ealuc,ealuimm,ea,eb,eimm,eshift,ern0,epc4,ejal,ern,ealu,z);模塊名：pipeexe接口信號(hào): ealuc,ealuimm,ea,eb,eimm,eshift,ern0,epc4,ejal,ern,ealu,z作用：exe_stage，實(shí)現(xiàn)指令執(zhí)行EXE級(jí)8. module pipeemreg(ewreg,em2reg,ewmem,ealu,eb,ern,clk,clrn, mwreg,mm2reg,mwmem,malu,mb,mrn);模塊名：pipeemreg

9、接口信號(hào):ewreg,em2reg,ewmem,ealu,eb,ern,clk,clrn,mwreg,mm2reg,mwmem,malu,mb,mrn作用：em_reg，實(shí)現(xiàn)EXE級(jí)與MEM級(jí)之間的寄存器9. module IP_RAM(we,addr,datain,clk,dataout);模塊名：IP_RAM接口信號(hào): we,addr,datain,clk,dataout作用：mem_stage，實(shí)現(xiàn)存儲(chǔ)器訪問MEM級(jí)10. module pipemwreg(mwreg,mm2reg,mmo,malu,mrn,clk,clrn, wwreg,wm2reg,wmo,walu,wrn);模塊名

10、：pipemwreg接口信號(hào): mwreg,mm2reg,mmo,malu,mrn,clk,clrn,wwreg,wm2reg,wmo,walu,wrn作用：mw_reg，實(shí)現(xiàn)MEM級(jí)與WB級(jí)之間的寄存器11. module mux2x32(a0,a1,s,y);模塊名：mux2x32接口信號(hào):a0,a1,s,y作用：wb_stage，實(shí)現(xiàn)結(jié)果寫回WB級(jí)，選擇結(jié)果寫回的來源是ALU還是數(shù)據(jù)存儲(chǔ)器（二）補(bǔ)全流水線的模塊圖： a)在現(xiàn)有圖的基礎(chǔ)上，在對(duì)應(yīng)模塊的輸入輸出接口處補(bǔ)全端口的名字；b)在現(xiàn)有圖的基礎(chǔ)上，補(bǔ)全未畫出的模塊和信號(hào)連線。具體見下圖：（三）對(duì)補(bǔ)全的流水線模塊圖作必要的文字說明，解釋

11、其工作原理：流水線處理機(jī)組成結(jié)構(gòu)如后上圖，把執(zhí)行指令的過程分為5部分，使其能夠按流水線方式執(zhí)行指令：（1）IF(instruction fetch)取指令；（2） ID(instruction decode)指令譯碼并讀寄存器操作數(shù)；（3）EXE(execution)執(zhí)行；（4） MEM(memory access)存儲(chǔ)器訪問；（5）WB(write back)寫回。指令執(zhí)行從左移向右通過電路，但有兩處從右向左的例外：（1）WB級(jí)：把運(yùn)算結(jié)果寫回寄存器堆中；（2）IF級(jí)：把經(jīng)過計(jì)算的下一條指令的地址寫入程序計(jì)數(shù)器PC中。流水線處理機(jī)的最大特點(diǎn)：每一個(gè)時(shí)鐘周期取出一條指令來執(zhí)行。所有的指令按取出的先后次序通過數(shù)據(jù)路徑。依照指令類型的不同，每種指令在執(zhí)行過程中可能會(huì)用到數(shù)據(jù)路徑的不同的部分。九、 總結(jié)、改進(jìn)建議及心得體會(huì)（一） 總結(jié)：經(jīng)過努力，完成了對(duì)源代碼各個(gè)模塊和接口信號(hào)的分析，補(bǔ)全了流水線CPU的結(jié)構(gòu)圖，較好的完成了本次實(shí)驗(yàn)。（二） 改