DDR3基礎(chǔ)技術(shù)總匯

1、1 DDR的發(fā)展：2003年秋季Intel公布了DDR2內(nèi)存的發(fā)展計(jì)劃。而隨著當(dāng)時(shí)CPU 前端總線帶寬的提高和高速局部總線的出現(xiàn)，內(nèi)存帶寬成為系統(tǒng)越來(lái)越大的瓶頸。處于主流DDR技術(shù)已經(jīng)發(fā)展到極至，因此DDR2脫穎而出。DDR2的實(shí)際工作頻率是DDR的兩倍。這得益于DDR2內(nèi)存擁有兩倍于標(biāo)準(zhǔn) DDR內(nèi)存的4bit預(yù)讀取能力。下圖為DDR和DDR2預(yù)讀取能力的對(duì)比。DDR2內(nèi)存技術(shù)最大的突破點(diǎn)其實(shí)不在于用戶們所認(rèn)為的兩倍于DDR的傳輸能力，而是在采用更低發(fā)熱量、更低功耗的情況下（由2.5V降為1.8V），DDR2 可以獲得更快的頻率提升，突破標(biāo)準(zhǔn)DDR的400MHZ限制。DDR內(nèi)存通常采用TSOP

2、芯片封裝形式，這種封裝形式可以很好的工作在 200MHz上，當(dāng)頻率更高時(shí)，它過(guò)長(zhǎng)的管腳就會(huì)產(chǎn)生很高的阻抗和寄生電容，這會(huì)影響它的穩(wěn)定性和頻率提升的難度。這也就是 DDR的核心頻率很難突破 275MHZ的原因。而DDR2內(nèi)存均采用FBGA封裝形式。不同于目前廣泛應(yīng)用的 TSOP 封裝形式，F(xiàn)BGA封裝提供了更好的電氣性能與散熱性，為DDR2內(nèi)存的穩(wěn)定工作與未來(lái)頻率的發(fā)展提供了良好的保障。2007年中Intel表示支持DDR3的發(fā)展，隨后DDR3慢慢走上了歷史的舞臺(tái)，根據(jù)由JEDEC協(xié)會(huì)所制定的規(guī)格來(lái)看，由技術(shù)面來(lái)切入DDR3與DDR2的異同點(diǎn)，DDR3擁有高頻率低電壓的優(yōu)點(diǎn)，DDR3可以比DDR

3、2運(yùn)作時(shí)省下約30%的電力，速度方面DDR3從800Mbps起跳最高可以至1600Mbps，幾乎是DDR2的二倍速度，正因?yàn)楦邆鬏斅实年P(guān)系，DDR3可以在一個(gè)時(shí)序(Clock)之中傳出8bit的數(shù)據(jù)，比起DDR2的4bit也是二倍的數(shù)據(jù)傳輸量，低電壓更是DDR3的優(yōu)勢(shì)之一，1.5V的電壓比DDR2的1.8V降低了17%。下面的圖表總結(jié)了DDR，DDR2，以及DDR3的一些重要的區(qū)別：2、認(rèn)識(shí)內(nèi)存相關(guān)工作流程與參數(shù)首先，我們先了解一下內(nèi)存的大體結(jié)構(gòu)工作流程，這樣會(huì)比較容量理解這些參數(shù)在其中所起到的作用。這部分的講述運(yùn)用DDR3的簡(jiǎn)化時(shí)序圖。  DDR3的內(nèi)部是一個(gè)存儲(chǔ)陣列，將數(shù)據(jù)“填”

4、進(jìn)去，你可以它想象成一張表格。和表格的檢索原理一樣，先指定一個(gè)行（Row），再指定一個(gè)列（Column），我們就可以準(zhǔn)確地找到所需要的單元格，這就是內(nèi)存芯片尋址的基本原理。對(duì)于內(nèi)存，這個(gè)單元格可稱為存儲(chǔ)單元,那么這個(gè)表格（存儲(chǔ)陣列）就是邏輯Bank（Logical Bank，下面簡(jiǎn)稱Bank）。   DDR3內(nèi)部Bank示意圖，這是一個(gè)NXN的陣列，B代表Bank地址編號(hào)，C代表列地址編號(hào)，R代表行地址編號(hào)。如果尋址命令是B1、R2、C6，就能確定地址是圖中紅格的位置目前DDR3內(nèi)存芯片基本上都是8個(gè)Bank設(shè)計(jì)，也就是說(shuō)一共有8個(gè)這樣的“表格”。尋址的流程也就是先指定Ba

5、nk地址，再指定行地址，然后指列地址最終的確尋址單元。目前DDR3系統(tǒng)而言，還存在物理Bank的概念，這是對(duì)內(nèi)存子系統(tǒng)的一個(gè)相關(guān)術(shù)語(yǔ)，并不針對(duì)內(nèi)存芯片。內(nèi)存為了保證CPU正常工作，必須一次傳輸完CPU在一個(gè)傳輸周期內(nèi)所需要的數(shù)據(jù)。而CPU在一個(gè)傳輸周期能接受的數(shù)據(jù)容量就是CPU數(shù)據(jù)總線的位寬，單位是bit(位)?？刂苾?nèi)存與CPU之間數(shù)據(jù)交換的北橋芯片也因此將內(nèi)存總線的數(shù)據(jù)位寬等同于CPU數(shù)據(jù)總線的位寬，這個(gè)位寬就稱為物理Bank（Physical Bank，有的資料稱之為Rank）的位寬。目前這個(gè)位寬基本為64bit。在實(shí)際工作中，Bank地址與相應(yīng)的行地址是同時(shí)發(fā)出的，此時(shí)這個(gè)命令稱之為“行

6、激活”（Row Active）。在此之后，將發(fā)送列地址尋址命令與具體的操作命令（是讀還是寫(xiě)），這兩個(gè)命令也是同時(shí)發(fā)出的，所以一般都會(huì)以“讀/寫(xiě)命令”來(lái)表示列尋址。根據(jù)相關(guān)的標(biāo)準(zhǔn)，從行有效到讀/寫(xiě)命令發(fā)出之間的間隔被定義為tRCD，即RAS to CAS Delay（RAS至CAS延遲，RAS就是行地址選通脈沖，CAS就是列地址選通脈沖），我們可以理解為行選通周期。tRCD是DDR的一個(gè)重要時(shí)序參數(shù)，廣義的tRCD以時(shí)鐘周期（tCK，Clock Time）數(shù)為單位，比如tRCD=3，就代表延遲周期為兩個(gè)時(shí)鐘周期，具體到確切的時(shí)間，則要根據(jù)時(shí)鐘頻率而定，DDR3-800，tRCD=3，代表30ns

7、的延遲。圖中顯示的是tRCD=3接下來(lái)，相關(guān)的列地址被選中之后，將會(huì)觸發(fā)數(shù)據(jù)傳輸，但從存儲(chǔ)單元中輸出到真正出現(xiàn)在內(nèi)存芯片的 I/O 接口之間還需要一定的時(shí)間（數(shù)據(jù)觸發(fā)本身就有延遲，而且還需要進(jìn)行信號(hào)放大），這段時(shí)間就是非常著名的 CL（CAS Latency，列地址脈沖選通潛伏期）。CL 的數(shù)值與 tRCD 一樣，以時(shí)鐘周期數(shù)表示。如 DDR3-800，時(shí)鐘頻率為 100MHz，時(shí)鐘周期為 10ns，如果 CL=2 就意味著 20ns 的潛伏期。不過(guò)CL只是針對(duì)讀取操作。由于芯片體積的原因，存儲(chǔ)單元中的電容容量很小，所以信號(hào)要經(jīng)過(guò)放大來(lái)保證其有效的識(shí)別性，這個(gè)放大/驅(qū)動(dòng)工作由S-AMP負(fù)責(zé)，一

8、個(gè)存儲(chǔ)體對(duì)應(yīng)一個(gè)S-AMP通道。但它要有一個(gè)準(zhǔn)備時(shí)間才能保證信號(hào)的發(fā)送強(qiáng)度（事前還要進(jìn)行電壓比較以進(jìn)行邏輯電平的判斷），因此從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開(kāi)始，數(shù)據(jù)即已傳向S-AMP，也就是說(shuō)此時(shí)數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過(guò)一定的驅(qū)動(dòng)時(shí)間最終傳向數(shù)據(jù)I/O總線進(jìn)行輸出，這段時(shí)間我們稱之為tAC（Access Time from CLK，時(shí)鐘觸發(fā)后的訪問(wèn)時(shí)間）。圖中標(biāo)準(zhǔn)CL=2，tAC=1  目前內(nèi)存的讀寫(xiě)基本都是連續(xù)的，因?yàn)榕cCPU交換的數(shù)據(jù)量以一個(gè)Cache Line（即CPU內(nèi)Cache的存儲(chǔ)單位）的容量為準(zhǔn)，一般為64字節(jié)。而現(xiàn)有的Rank位寬為8字節(jié)（64

9、bit），那么就要一次連續(xù)傳輸8次，這就涉及到我們也經(jīng)常能遇到的突發(fā)傳輸?shù)母拍?。突發(fā)（Burst）是指在同一行中相鄰的存儲(chǔ)單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?，連續(xù)傳輸?shù)闹芷跀?shù)就是突發(fā)長(zhǎng)度（Burst Lengths，簡(jiǎn)稱BL）。在進(jìn)行突發(fā)傳輸時(shí)，只要指定起始列地址與突發(fā)長(zhǎng)度，內(nèi)存就會(huì)依次地自動(dòng)對(duì)后面相應(yīng)數(shù)量的存儲(chǔ)單元進(jìn)行讀/寫(xiě)操作而不再需要控制器連續(xù)地提供列地址。這樣，除了第一筆數(shù)據(jù)的傳輸需要若干個(gè)周期（主要是之前的延遲，一般的是tRCD+CL）外，其后每個(gè)數(shù)據(jù)只需一個(gè)周期的即可獲得。突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長(zhǎng)度，后續(xù)的尋址與數(shù)據(jù)的讀取自動(dòng)進(jìn)行，而只要控制好兩段突發(fā)讀取命令的間隔周期

10、（與BL相同）即可做到連續(xù)的突發(fā)傳輸。談到了突發(fā)長(zhǎng)度時(shí)。如果BL=4，那么也就是說(shuō)一次就傳送4×64bit的數(shù)據(jù)。但是，如果其中的第二筆數(shù)據(jù)是不需要的，怎么辦？還都傳輸嗎？為了屏蔽不需要的數(shù)據(jù)，人們采用了數(shù)據(jù)掩碼（Data I/O Mask，簡(jiǎn)稱DQM）技術(shù)。通過(guò)DQM，內(nèi)存可以控制I/O端口取消哪些輸出或輸入的數(shù)據(jù)。這里需要強(qiáng)調(diào)的是，在讀取時(shí)，被屏蔽的數(shù)據(jù)仍然會(huì)從存儲(chǔ)體傳出，只是在“掩碼邏輯單元”處被屏蔽。DQM由北橋控制，為了精確屏蔽一個(gè)P-Bank位寬中的每個(gè)字節(jié)，每個(gè)DIMM有8個(gè)DQM信號(hào)線，每個(gè)信號(hào)針對(duì)一個(gè)字節(jié)。這樣，對(duì)于4bit位寬芯片，兩個(gè)芯片共用一個(gè)DQM信號(hào)線，對(duì)

11、于8bit位寬芯片，一個(gè)芯片占用一個(gè)DQM信號(hào)，而對(duì)于16bit位寬芯片，則需要兩個(gè)DQM引腳。在數(shù)據(jù)讀取完之后，為了騰出讀出放大器以供同一Bank內(nèi)其他行的尋址并傳輸數(shù)據(jù)，內(nèi)存芯片將進(jìn)行預(yù)充電的操作來(lái)關(guān)閉當(dāng)前工作行。還是以上面那個(gè)Bank示意圖為例。當(dāng)前尋址的存儲(chǔ)單元是B1、R2、C6。如果接下來(lái)的尋址命令是B1、R2、C4，則不用預(yù)充電，因?yàn)樽x出放大器正在為這一行服務(wù)。但如果地址命令是B1、R4、C4，由于是同一Bank的不同行，那么就必須要先把R2關(guān)閉，才能對(duì)R4尋址。從開(kāi)始關(guān)閉現(xiàn)有的工作行，到可以打開(kāi)新的工作行之間的間隔就是tRP（Row Precharge command Perio

12、d，行預(yù)充電有效周期），單位也是時(shí)鐘周期數(shù)。在不同Bank間讀寫(xiě)也是這樣，先把原來(lái)數(shù)據(jù)寫(xiě)回，再激活新的Bank/Row。數(shù)據(jù)選取脈沖（DQS）DQS是DDR中的重要功能，它的功能主要用來(lái)在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個(gè)DQS信號(hào)線，它是雙向的，在寫(xiě)入時(shí)它用來(lái)傳送由北橋發(fā)來(lái)的DQS信號(hào)，讀取時(shí)，則由芯片生成DQS向北橋發(fā)送。完全可以說(shuō)，它就是數(shù)據(jù)的同步信號(hào)。在讀取時(shí)，DQS與數(shù)據(jù)信號(hào)同時(shí)生成（也是在CK與CK#的交叉點(diǎn)）。而DDR內(nèi)存中的CL也就是從CAS發(fā)出到DQS生成的間隔，DQS生成時(shí)，芯片內(nèi)部的預(yù)取已經(jīng)完畢了，由于預(yù)取的原因，實(shí)際的數(shù)

13、據(jù)傳出可能會(huì)提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。由于是并行傳輸，DDR內(nèi)存對(duì)tAC也有一定的要求，對(duì)于DDR266，tAC的允許范圍是±0.75ns，對(duì)于DDR333，則是±0.7ns，有關(guān)它們的時(shí)序圖示見(jiàn)前文，其中CL里包含了一段DQS的導(dǎo)入期。DQS在讀取時(shí)與數(shù)據(jù)同步傳輸，那么接收時(shí)也是以DQS的上下沿為準(zhǔn)嗎？不，如果以DQS的上下沿區(qū)分?jǐn)?shù)據(jù)周期的危險(xiǎn)很大。由于芯片有預(yù)取的操作，所以輸出時(shí)的同步很難控制，只能限制在一定的時(shí)間范圍內(nèi)，數(shù)據(jù)在各I/O端口的出現(xiàn)時(shí)間可能有快有慢，會(huì)與DQS有一定的間隔，這也就是為什么要有一個(gè)tAC規(guī)定的原因。而在接收方，一切必須保證同步

14、接收，不能有tAC之類的偏差。這樣在寫(xiě)入時(shí)，芯片不再自己生成DQS，而以發(fā)送方傳來(lái)的DQS為基準(zhǔn)，并相應(yīng)延后一定的時(shí)間，在DQS的中部為數(shù)據(jù)周期的選取分割點(diǎn)（在讀取時(shí)分割點(diǎn)就是上下沿），從這里分隔開(kāi)兩個(gè)傳輸周期。這樣做的好處是，由于各數(shù)據(jù)信號(hào)都會(huì)有一個(gè)邏輯電平保持周期，即使發(fā)送時(shí)不同步，在DQS上下沿時(shí)都處于保持周期中，此時(shí)數(shù)據(jù)接收觸發(fā)的準(zhǔn)確性無(wú)疑是最高的。在寫(xiě)入時(shí)，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿3.容量的計(jì)算上圖為X8data的單顆DDR3架構(gòu)圖，行（Row）地址線復(fù)用14根，列（Column）地址線復(fù)用10根，Bank數(shù)量為

15、8個(gè)，IO Buffer 通過(guò)8組數(shù)位線（DQ0-DQ7）來(lái)完成對(duì)外的通信，故此單顆DDR3芯片的容量為2的14次方乘2的10次方乘8乘8，結(jié)果為1Gbit，因?yàn)?B包含8bit，1GB/8=128MB。如果我們要做成容量為1GB的內(nèi)存條則需要8顆這樣的DDR3內(nèi)存芯片，每顆芯片含8根數(shù)位線（DQ0-DQ7）則總數(shù)寬為64bit，這樣正好用了一個(gè)Rank。假果還用128MB的DDR3芯片去做2GB內(nèi)存條，結(jié)果就會(huì)有所不同。我們最好選用4根數(shù)位線（DQ0-DQ3），數(shù)量是16顆，這樣也是用了一個(gè)Rank。在K2的項(xiàng)目中我們要做容量為8GB的內(nèi)存條，則數(shù)量用64顆128M的DDR3，這樣位寬高達(dá)6

16、4X4=256bit，要做成4個(gè)Rank。4.下面我們來(lái)介紹一下DDR3的工作情況和一些基本command內(nèi)存要保存信息就要不斷的refresh，refresh操作與預(yù)充電操作一樣，都是用S-AMP先讀再寫(xiě)。預(yù)充電是對(duì)一個(gè)或所有Bank中的工作行操作，并且是不定期的，而refresh則是有固定的周期，依次對(duì)所有行進(jìn)行操作，以保留那些久久沒(méi)經(jīng)歷重寫(xiě)的存儲(chǔ)體中的數(shù)據(jù)。但與所有Bank Precharge不同的是，這里的行是指所有Bank中地址相同的行，而Precharge中各Bank中的工作行地址并不是一定是相同的。refresh操作分為兩種：（Auto Refresh，簡(jiǎn)稱AR）與（Self R

17、efresh，簡(jiǎn)稱SR）。不論是何種refresh方式，都不需要外部提供行地址信息，因?yàn)檫@是一個(gè)內(nèi)部的自動(dòng)操作。對(duì)于AR， SDRAM內(nèi)部有一個(gè)行地址生成器（也稱refresh計(jì)數(shù)器）用來(lái)自動(dòng)的依次生成行地址。refresh涉及到所有Bank，因此在refresh過(guò)程中，所有Bank都停止工作，而每次refresh所占用的時(shí)間為9個(gè)時(shí)鐘周期（PC133標(biāo)準(zhǔn)），之后就可進(jìn)入正常的工作狀態(tài)，也就是說(shuō)在這9 個(gè)時(shí)鐘期間內(nèi)，所有工作指令只能等待而無(wú)法執(zhí)行。顯然，refresh操作肯定會(huì)對(duì)SDRAM的性能造成影響，但這是沒(méi)辦法的事情，也是DRAM相對(duì)于SRAM（靜態(tài)內(nèi)存，無(wú)需刷新仍能保留數(shù)據(jù)）取得成本優(yōu)

18、勢(shì)的同時(shí)所付出的代價(jià)。SR則主要用于休眠模式低功耗狀態(tài)下的數(shù)據(jù)保存，這方面最著名的應(yīng)用就是STR（Suspend to RAM，休眠掛起于內(nèi)存）。在發(fā)出AR命令時(shí)，將CKE置于無(wú)效狀態(tài)，就進(jìn)入了SR模式，此時(shí)不再依靠系統(tǒng)時(shí)鐘工作，而是根據(jù)內(nèi)部的時(shí)鐘進(jìn)行refresh操作。在SR期間除了CKE之外的所有外部信號(hào)都是無(wú)效的，只有重新使CKE有效才能退出自refresh模式并進(jìn)入正常操作狀態(tài)。重置（Reset）是DDR3新增的一項(xiàng)重要功能，將使DDR3的初始化處理變得簡(jiǎn)單。當(dāng)Reset命令有效時(shí)，DDR3內(nèi)存將停止所有的操作，并切換至最少量活動(dòng)的狀態(tài)，以節(jié)約電力。在Reset期間，DDR3內(nèi)存將關(guān)閉

19、內(nèi)在的大部分功能，所以有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉。所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖定回路）與時(shí)鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動(dòng)靜，將使DDR3達(dá)到最節(jié)省電力的目的。上表中MRS可以設(shè)置Mode寄存器值以上圖為例CS#，RAS#，CAS#，WE#為L(zhǎng)，L，H，H。則指令為Row/Bank Active；隨后CS#拉高，command無(wú)效，在第4個(gè)時(shí)鐘周期這4個(gè)信號(hào)變?yōu)長(zhǎng)，H，L，H，對(duì)照表格，指令為Read，經(jīng)過(guò)幾個(gè)時(shí)鐘周期延遲，在3CLK后讀數(shù)據(jù)。首先，我們先了解一下內(nèi)存的大體結(jié)構(gòu)工作流程，這樣會(huì)比較容量理解這些參數(shù)在其中所起到的作用。這部分的講述運(yùn)用DDR3的簡(jiǎn)化時(shí)序圖

20、。   DDR3的內(nèi)部是一個(gè)存儲(chǔ)陣列，將數(shù)據(jù)“填”進(jìn)去，你可以它想象成一張表格。和表格的檢索原理一樣，先指定一個(gè)行（Row），再指定一個(gè)列（Column），我們就可以準(zhǔn)確地找到所需要的單元格，這就是內(nèi)存芯片尋址的基本原理。對(duì)于內(nèi)存，這個(gè)單元格可稱為存儲(chǔ)單元,那么這個(gè)表格（存儲(chǔ)陣列）就是邏輯 Bank（Logical Bank，下面簡(jiǎn)稱Bank）。 DDR3內(nèi)部Bank示意圖，這是一個(gè)NXN的陣列，B代表Bank地址編號(hào)，C代表列地址編號(hào)，R代表行地址編號(hào)。如果尋址命令是B1、R2、C6，就能確定地址是圖中紅格的位置目前DDR3內(nèi)存芯片基本上都是

21、8個(gè)Bank設(shè)計(jì)，也就是說(shuō)一共有8個(gè)這樣的“表格”。尋址的流程也就是先指定Bank地址，再指定行地址，然后指列地址最終的確尋址單元。目前DDR3系統(tǒng)而言，還存在物理Bank的概念，這是對(duì)內(nèi)存子系統(tǒng)的一個(gè)相關(guān)術(shù)語(yǔ)，并不針對(duì)內(nèi)存芯片。內(nèi)存為了保證CPU正常工作，必須一次傳輸完CPU 在一個(gè)傳輸周期內(nèi)所需要的數(shù)據(jù)。而CPU在一個(gè)傳輸周期能接受的數(shù)據(jù)容量就是CPU數(shù)據(jù)總線的位寬，單位是bit(位)。控制內(nèi)存與CPU之間數(shù)據(jù)交換的北橋芯片也因此將內(nèi)存總線的數(shù)據(jù)位寬等同于CPU數(shù)據(jù)總線的位寬，這個(gè)位寬就稱為物理Bank（Physical Bank，有的資料稱之為Rank）的位寬。目前這個(gè)位寬基本

22、為64bit。在實(shí)際工作中，Bank地址與相應(yīng)的行地址是同時(shí)發(fā)出的，此時(shí)這個(gè)命令稱之為“行激活”（Row Active）。在此之后，將發(fā)送列地址尋址命令與具體的操作命令（是讀還是寫(xiě)），這兩個(gè)命令也是同時(shí)發(fā)出的，所以一般都會(huì)以“讀/寫(xiě)命令”來(lái)表示列尋址。根據(jù)相關(guān)的標(biāo)準(zhǔn)，從行有效到讀/寫(xiě)命令發(fā)出之間的間隔被定義為tRCD，即RAS to CAS Delay（RAS至CAS延遲，RAS就是行地址選通脈沖，CAS就是列地址選通脈沖），我們可以理解為行選通周期。tRCD是DDR的一個(gè)重要時(shí)序參數(shù)，廣義的tRCD以時(shí)鐘周期（tCK，Clock Time）數(shù)

23、為單位，比如tRCD=3，就代表延遲周期為兩個(gè)時(shí)鐘周期，具體到確切的時(shí)間，則要根據(jù)時(shí)鐘頻率而定，DDR3-800，tRCD=3，代表30ns的延遲。                     圖中顯示的是tRCD=3接下來(lái)，相關(guān)的列地址被選中之后，將會(huì)觸發(fā)數(shù)據(jù)傳輸，但從存儲(chǔ)單元中輸出到真正出現(xiàn)在內(nèi)存芯片的 I/O 接口之間還需要一定的時(shí)間（數(shù)據(jù)觸發(fā)本身就有延遲，而且還需

24、要進(jìn)行信號(hào)放大），這段時(shí)間就是非常著名的 CL（CAS Latency，列地址脈沖選通潛伏期）。CL 的數(shù)值與 tRCD 一樣，以時(shí)鐘周期數(shù)表示。如 DDR3-800，時(shí)鐘頻率為 100MHz，時(shí)鐘周期為 10ns，如果 CL=2 就意味著 20ns 的潛伏期。不過(guò)CL只是針對(duì)讀取操作。由于芯片體積的原因，存儲(chǔ)單元中的電容容量很小，所以信號(hào)要經(jīng)過(guò)放大來(lái)保證其有效的識(shí)別性，這個(gè)放大/驅(qū)動(dòng)工作由S-AMP負(fù)責(zé)，一個(gè)存儲(chǔ)體對(duì)應(yīng)一個(gè)S- AMP通道。但它要有一個(gè)準(zhǔn)備時(shí)間才能保證信號(hào)的

25、發(fā)送強(qiáng)度（事前還要進(jìn)行電壓比較以進(jìn)行邏輯電平的判斷），因此從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開(kāi)始，數(shù)據(jù)即已傳向S-AMP，也就是說(shuō)此時(shí)數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過(guò)一定的驅(qū)動(dòng)時(shí)間最終傳向數(shù)據(jù)I/O總線進(jìn)行輸出，這段時(shí)間我們稱之為 tAC（Access Time from CLK，時(shí)鐘觸發(fā)后的訪問(wèn)時(shí)間）。                      

26、;圖中標(biāo)準(zhǔn)CL=2，tAC=1  目前內(nèi)存的讀寫(xiě)基本都是連續(xù)的，因?yàn)榕cCPU交換的數(shù)據(jù)量以一個(gè)Cache Line（即CPU內(nèi)Cache的存儲(chǔ)單位）的容量為準(zhǔn)，一般為64字節(jié)。而現(xiàn)有的Rank位寬為8字節(jié)（64bit），那么就要一次連續(xù)傳輸8次，這就涉及到我們也經(jīng)常能遇到的突發(fā)傳輸?shù)母拍睢Ｍ话l(fā)（Burst）是指在同一行中相鄰的存儲(chǔ)單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?，連續(xù)傳輸?shù)闹芷跀?shù)就是突發(fā)長(zhǎng)度（Burst Lengths，簡(jiǎn)稱BL）。在進(jìn)行突發(fā)傳輸時(shí)，只要指定起始列地址與突發(fā)長(zhǎng)度，內(nèi)存就會(huì)依次地自動(dòng)對(duì)后面相應(yīng)數(shù)量的存儲(chǔ)單元進(jìn)行讀/寫(xiě)操作而不再需要控制器連續(xù)地提供

27、列地址。這樣，除了第一筆數(shù)據(jù)的傳輸需要若干個(gè)周期（主要是之前的延遲，一般的是tRCD+CL）外，其后每個(gè)數(shù)據(jù)只需一個(gè)周期的即可獲得。突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長(zhǎng)度，后續(xù)的尋址與數(shù)據(jù)的讀取自動(dòng)進(jìn)行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸。談到了突發(fā)長(zhǎng)度時(shí)。如果BL=4，那么也就是說(shuō)一次就傳送4×64bit的數(shù)據(jù)。但是，如果其中的第二筆數(shù)據(jù)是不需要的，怎么辦？還都傳輸嗎？為了屏蔽不需要的數(shù)據(jù)，人們采用了數(shù)據(jù)掩碼（Data I/O Mask，簡(jiǎn)稱DQM）技術(shù)。通過(guò)DQM，內(nèi)存可以控制I/O端口取消哪些輸出或輸入的數(shù)據(jù)。

28、這里需要強(qiáng)調(diào)的是，在讀取時(shí)，被屏蔽的數(shù)據(jù)仍然會(huì)從存儲(chǔ)體傳出，只是在“掩碼邏輯單元”處被屏蔽。DQM由北橋控制，為了精確屏蔽一個(gè)P-Bank位寬中的每個(gè)字節(jié)，每個(gè)DIMM有8個(gè)DQM 信號(hào)線，每個(gè)信號(hào)針對(duì)一個(gè)字節(jié)。這樣，對(duì)于4bit位寬芯片，兩個(gè)芯片共用一個(gè)DQM信號(hào)線，對(duì)于8bit位寬芯片，一個(gè)芯片占用一個(gè)DQM信號(hào)，而對(duì)于 16bit位寬芯片，則需要兩個(gè)DQM引腳。在數(shù)據(jù)讀取完之后，為了騰出讀出放大器以供同一Bank內(nèi)其他行的尋址并傳輸數(shù)據(jù)，內(nèi)存芯片將進(jìn)行預(yù)充電的操作來(lái)關(guān)閉當(dāng)前工作行。還是以上面那個(gè)Bank示意圖為例。當(dāng)前尋址的存儲(chǔ)單元是B1、R2、C6。如果接下來(lái)的尋址命令是B1、R2、C

29、4，則不用預(yù)充電，因?yàn)樽x出放大器正在為這一行服務(wù)。但如果地址命令是B1、R4、C4，由于是同一Bank的不同行，那么就必須要先把R2關(guān)閉，才能對(duì)R4尋址。從開(kāi)始關(guān)閉現(xiàn)有的工作行，到可以打開(kāi)新的工作行之間的間隔就是tRP（Row Precharge command Period，行預(yù)充電有效周期），單位也是時(shí)鐘周期數(shù)。在不同Bank間讀寫(xiě)也是這樣，先把原來(lái)數(shù)據(jù)寫(xiě)回，再激活新的Bank/Row。數(shù)據(jù)選取脈沖（DQS）DQS 是DDR中的重要功能，它的功能主要用來(lái)在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個(gè)DQS信號(hào)線，它是雙向

30、的，在寫(xiě)入時(shí)它用來(lái)傳送由北橋發(fā)來(lái)的DQS信號(hào)，讀取時(shí)，則由芯片生成DQS向北橋發(fā)送。完全可以說(shuō)，它就是數(shù)據(jù)的同步信號(hào)。在讀取時(shí)，DQS與數(shù)據(jù)信號(hào)同時(shí)生成（也是在CK與CK#的交叉點(diǎn)）。而DDR內(nèi)存中的CL也就是從CAS發(fā)出到DQS生成的間隔，DQS生成時(shí)，芯片內(nèi)部的預(yù)取已經(jīng)完畢了，由于預(yù)取的原因，實(shí)際的數(shù)據(jù)傳出可能會(huì)提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。由于是并行傳輸，DDR內(nèi)存對(duì)tAC也有一定的要求，對(duì)于DDR266，tAC的允許范圍是±0.75ns，對(duì)于DDR333，則是±0.7ns，有關(guān)它們的時(shí)序圖示見(jiàn)前文，其中CL里包含了一段DQS 的導(dǎo)入期。DQS 在讀取時(shí)與

31、數(shù)據(jù)同步傳輸，那么接收時(shí)也是以DQS的上下沿為準(zhǔn)嗎？不，如果以DQS的上下沿區(qū)分?jǐn)?shù)據(jù)周期的危險(xiǎn)很大。由于芯片有預(yù)取的操作，所以輸出時(shí)的同步很難控制，只能限制在一定的時(shí)間范圍內(nèi)，數(shù)據(jù)在各I/O端口的出現(xiàn)時(shí)間可能有快有慢，會(huì)與DQS有一定的間隔，這也就是為什么要有一個(gè)tAC規(guī)定的原因。而在接收方，一切必須保證同步接收，不能有tAC之類的偏差。這樣在寫(xiě)入時(shí)，芯片不再自己生成DQS，而以發(fā)送方傳來(lái)的DQS為基準(zhǔn)，并相應(yīng)延后一定的時(shí)間，在DQS的中部為數(shù)據(jù)周期的選取分割點(diǎn)（在讀取時(shí)分割點(diǎn)就是上下沿），從這里分隔開(kāi)兩個(gè)傳輸周期。這樣做的好處是，由于各數(shù)據(jù)信號(hào)都會(huì)有一個(gè)邏輯電平保持周期，即使發(fā)送時(shí)不同步，在

32、DQS上下沿時(shí)都處于保持周期中，此時(shí)數(shù)據(jù)接收觸發(fā)的準(zhǔn)確性無(wú)疑是最高的。在寫(xiě)入時(shí)，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿3.容量的計(jì)算上圖為X8data的單顆DDR3架構(gòu)圖，行（Row）地址線復(fù)用14根，列（Column）地址線復(fù)用10根，Bank數(shù)量為8個(gè)，IO Buffer 通過(guò)8組數(shù)位線（DQ0-DQ7）來(lái)完成對(duì)外的通信，故此單顆DDR3芯片的容量為2的14次方乘2的10次方乘8乘8，結(jié)果為1Gbit，因?yàn)?B包含8bit，1GB/8=128MB。如果我們要做成容量為1GB的內(nèi)存條則需要8顆這樣的DDR3內(nèi)存芯片

33、，每顆芯片含8根數(shù)位線（DQ0-DQ7）則總數(shù)寬為64bit，這樣正好用了一個(gè)Rank。假果還用128MB的DDR3芯片去做2GB內(nèi)存條，結(jié)果就會(huì)有所不同。我們最好選用4根數(shù)位線（DQ0-DQ3），數(shù)量是16顆，這樣也是用了一個(gè)Rank。在K2的項(xiàng)目中我們要做容量為8GB的內(nèi)存條，則數(shù)量用64顆128M的DDR3，這樣位寬高達(dá)64X4=256bit，要做成4個(gè)Rank。1結(jié)構(gòu)框圖：2管腳功能描述3狀態(tài)圖：Power on: 上電Reset Procedure: 復(fù)位過(guò)程Initialization: 初始化ZQCL: 上電初始化后，用

34、完成校準(zhǔn)ZQ電阻。ZQCL會(huì)觸發(fā)DRAM內(nèi)部的校準(zhǔn)引擎，      一旦校準(zhǔn)完成，校準(zhǔn)后的值會(huì)傳遞到DRAM的IO管腳上，并反映為輸出驅(qū)動(dòng)和ODT阻值。ZQCS: 周期性的校準(zhǔn)，能夠跟隨電壓和溫度的變化而變化。校準(zhǔn)需要更短的時(shí)間窗口，      一次校準(zhǔn)，可以有效的糾正最小0.5%的RON和RTT電阻。Al：Additive latency.是用來(lái)在總線上保持命令或者數(shù)據(jù)的有效時(shí)間。    在ddr3允許直接操作讀和

35、寫(xiě)的操作過(guò)程中，AL是總線上的數(shù)據(jù)出現(xiàn)到進(jìn)入器件內(nèi)部的時(shí)間。    下圖為DDR3標(biāo)準(zhǔn)所支持的時(shí)間操作。Write Leveling:為了得到更好的信號(hào)完整性，DDR3存儲(chǔ)模塊采取了FLY_BY的拓?fù)浣Y(jié)構(gòu)，     來(lái)處理命令、地址、控制信號(hào)和時(shí)鐘。FLY_BY的拓?fù)浣Y(jié)構(gòu)可以有效的減少stub的數(shù)量和他們的長(zhǎng)度，     但是卻會(huì)導(dǎo)致時(shí)鐘和strobe信號(hào)在每個(gè)芯片上的flight time skew,這使得控制器（FPGA或

36、者CPU）     很難以保持Tdqss ,tdss和tdsh這些時(shí)序。這樣，ddr3支持write leveling這樣一個(gè)特性，     來(lái)允許控制器來(lái)補(bǔ)償傾斜（flight time skew）。存儲(chǔ)器控制器能夠用該特性和從DDR3反饋的數(shù)據(jù)調(diào)成DQS和CK之間的關(guān)系。     在這種調(diào)整中，存儲(chǔ)器控制器可以對(duì)DQS信號(hào)可調(diào)整的延時(shí)，來(lái)與時(shí)鐘信號(hào)的上升邊沿對(duì)齊。   &#

37、160; 控制器不停對(duì)DQS進(jìn)行延時(shí)，直到發(fā)現(xiàn)從0到1之間的跳變出現(xiàn)，然后DQS的延時(shí)通過(guò)這樣的方式被建立起來(lái)了，由此可以保證tDQSS。MRS: MODE Register Set, 模式寄存器設(shè)置。為了應(yīng)用的靈活性，不同的功能、特征和模式等在四個(gè)在DDR3芯片上的Mode Register中，     通過(guò)編程來(lái)實(shí)現(xiàn)。模式寄存器MR沒(méi)有缺省值，因此模式寄存器MR必須在上電或者復(fù)位后被完全初始化，     這樣才能使得DDR可以正常工

38、作。正常工作模式下，MR也可以被重新寫(xiě)入。模式寄存器的設(shè)置命令周期，        tMRD兩次操作的最小時(shí)間，其具體時(shí)序圖，如下圖所示。模式寄存器，分為MR0、MR1、MR2和MR4。    MR0用來(lái)存儲(chǔ)DDR3的不同操作模式的數(shù)據(jù)：包括突發(fā)長(zhǎng)度、讀取突發(fā)種類、CAS長(zhǎng)度、測(cè)試模式、DLL復(fù)位等。    MR1用來(lái)存儲(chǔ)是否使能DLL、輸出驅(qū)動(dòng)長(zhǎng)度、Rtt_Nom、額外長(zhǎng)度、寫(xiě)電平使能等。MR2用來(lái)存儲(chǔ)控制更新的特性， &#

39、160;  Rtt_WR阻抗，和CAS寫(xiě)長(zhǎng)度。MR3用來(lái)控制MPR。MPR: Multi-purpose register. 多用途寄存器。MPR的功能是讀出一個(gè)預(yù)先設(shè)定的系統(tǒng)時(shí)序校準(zhǔn)比特序列。     為了使能MPR功能，需要在MRS的寄存器MR3的A2位寫(xiě)1，并且在此之前需要將ddr3的所有bank處于idle狀態(tài)；     一旦MPR被使能后，任何RD和RDA的命令都會(huì)被引入到MPR寄存器中，當(dāng)MPR寄存器被使能后，  

40、   除非MPR被禁止（MR3的A2=0），否則就只有RD和RDA被允許。在MPR被使能的時(shí)候，RESET功能是被允許的。Precharge Power Down: bank在in-progress命令后關(guān)閉Active Power Down:bank在in-progress命令后依然打開(kāi)Idle：所有的bank必須預(yù)先充電，所有時(shí)序滿足，DRAM的ODT電阻，RTT必須為高阻。  CWL:CAS write latency. 以時(shí)鐘周期為單位，在內(nèi)部寫(xiě)命令和第一位

41、輸入數(shù)據(jù)的時(shí)間延時(shí)，該單位始終為整數(shù)。        在操作過(guò)程中，所有的寫(xiě)延時(shí)WL被定義為AL（Additive Latency）+CWL。Rtt: Dynamic ODT.DDR3引入的新特性。在特定的應(yīng)用環(huán)境下為了更好的在數(shù)據(jù)總線上改善信號(hào)完整性，       不需要特定的MRS命令即可以改變終結(jié)強(qiáng)度（或者稱為終端匹配）。在MR2中的A9和A10位設(shè)置了Rtt_WR。Ddr3中，  

42、0;    有兩種RTT值是可以選擇的，一種是RTT_Nom,另一種是RTT_WR;Rtt_Nom是在沒(méi)有寫(xiě)命令的時(shí)候被選擇的，       當(dāng)有了寫(xiě)命令后，ODT就會(huì)變成Rtt_wr，當(dāng)寫(xiě)命令結(jié)束后，又會(huì)回到Rtt_nom。也就是說(shuō)，RTT在ODT使能后，出現(xiàn)，       當(dāng)總線上沒(méi)有數(shù)據(jù)的時(shí)候，采用的RTT值為RTT_nom;而當(dāng)總線上有了數(shù)據(jù)后，要求此時(shí)的ODT的值為Rtt_wr。  &#

43、160;    具體的DDR3的ODT產(chǎn)生時(shí)序見(jiàn)圖2。當(dāng)ODT被使能后，必須要保持高電平ODTH4個(gè)時(shí)鐘周期才可以有效；       如果寫(xiě)命令被放入寄存器并且ODT是高，那么ODT必須保持ODTH4或者ODTH8，這樣ODT才可以有效。ACT = ACTIVATE                 

44、       PREA = PRECHARGE ALL                           SRX = 自刷新推出MPR = 多用處寄存器   

45、              READ = RD，RDS4，RDS8                        WRITE=WR，WRS4，WRS8MRS=模式寄存器集  

46、60;                READ AP=RDAP,RDAPS4,RDAPS8               WRITE=WRAP,WRAPS4,WRAPS8PDE=掉電進(jìn)入        

47、                   REF=REFRESH                             &

48、#160;             ZQCL=ZQ LONG CALIBRATIONPDX=掉電推出                           RESET=啟動(dòng)復(fù)位過(guò)程&

49、#160;                               ZACS=ZA SHORT CALIBTATIONPRE=預(yù)充電           &

50、#160;                   SRE=自刷新進(jìn)入4、工作原理在描述了上述的一些基本概念后，就可以對(duì)圖1中的DDR3工作原理進(jìn)行基本的描述了理解了。首先，芯片進(jìn)入上電，在上電最小為200us的平穩(wěn)電平后，等待500usCKE使能，在這段時(shí)間芯片內(nèi)部開(kāi)始狀態(tài)初始化，該過(guò)程與外部時(shí)鐘無(wú)關(guān)。在時(shí)鐘使能信號(hào)前（cke），必須保持最小10ns或者5個(gè)時(shí)鐘周期，除此之外，還需要一個(gè)NOP命令或者Dese

51、lect命令出現(xiàn)在CKE的前面。然后DDR3開(kāi)始了ODT的過(guò)程，在復(fù)位和CKE有效之前，ODT始終為高阻。在CKE為高后，等待tXPR(最小復(fù)位CKE時(shí)間)，然后開(kāi)始從MRS中讀取模式寄存器。然后加載MR2、MR3的寄存器，來(lái)配置應(yīng)用設(shè)置；然后使能DLL，并且對(duì)DLL復(fù)位。接著便是啟動(dòng)ZQCL命令，來(lái)開(kāi)始ZQ校準(zhǔn)過(guò)程。等待校準(zhǔn)結(jié)束后，DDR3就進(jìn)入了可以正常操作的狀態(tài)。對(duì)于基本的配置過(guò)程，現(xiàn)在就可以結(jié)束了。下面，結(jié)合CH1的控制器FPGA,說(shuō)明對(duì)DDR3相關(guān)的配置。上表中MRS可以設(shè)置Mode寄存器值以       

52、0;                 上圖為例CS#，RAS#，CAS#，WE#為L(zhǎng)，L，H，H。則指令為Row/Bank Active；隨后CS#拉高，command無(wú)效，                    

53、60;        在第4個(gè)時(shí)鐘周期這4個(gè)信號(hào)變?yōu)長(zhǎng)，H，L，H，對(duì)照表格，指令為Read，經(jīng)過(guò)幾個(gè)時(shí)鐘周期延遲，在3CLK后讀數(shù)據(jù)。5. 基本功能      DDR3 SDRAM是高速動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，內(nèi)部配置有8個(gè)BANK。DDR3 SDRAM使用8n預(yù)取結(jié)構(gòu)，以獲得高速操作。8n預(yù)取結(jié)構(gòu)同接口組合起來(lái)以完成在I/O腳上每個(gè)時(shí)鐘兩個(gè)數(shù)據(jù)字的傳輸。DDR3  SDRAM的一個(gè)單次讀或?qū)懖僮饔蓛刹糠纸M成：一是在內(nèi)

54、部DRAM核中進(jìn)行的8n位寬四個(gè)時(shí)鐘數(shù)據(jù)傳輸，另一個(gè)是在I/O腳上進(jìn)行的兩個(gè)對(duì)應(yīng)n位寬、半時(shí)鐘周期的數(shù)據(jù)傳輸。       對(duì)DDR3 SDRAM的讀寫(xiě)操作是有方向性的突發(fā)操作，從一個(gè)選擇的位置開(kāi)始，突發(fā)長(zhǎng)度是8或者是一個(gè)以編程序列的長(zhǎng)度為4的Chopped突發(fā)方式。操作開(kāi)始于Active命令，隨后是一個(gè)Read/Write命令。Active命令同時(shí)并發(fā)含帶地址位，以選擇Bank和Row地址（BA0-BA2選擇BANK、A0-A15選擇Row）。而Read/Write命令并發(fā)含帶突發(fā)操作的起始Column地址，并確

55、定是否發(fā)布自動(dòng)預(yù)充電命令（通過(guò)A10）和選擇BC4或BL8模式（通過(guò)A12）（如果模式寄存器使能）。        在正常操作之前，DDR3 SDRAM必要以預(yù)先定義的方式上電和初始化。引入DDR3內(nèi)存的動(dòng)因 目前DDR2尚未完全取代DDR內(nèi)存，在目前的整機(jī)環(huán)境下，DDR2基本能夠滿足各類型計(jì)算機(jī)的應(yīng)用需求，那么最新一代的DDR3相比DDR2具有哪些優(yōu)勢(shì)，使得包括Intel和AMD以及A-DATA在內(nèi)的眾多國(guó)際頂級(jí)廠商都致力于DDR3的開(kāi)發(fā)與應(yīng)用呢？ 最主要的原因是，由于DDR2的數(shù)據(jù)

56、傳輸頻率發(fā)展到800MHz時(shí)，其內(nèi)核工作頻率已經(jīng)達(dá)到了200MHz，因此，再向上提升較為困難，這就需要釆用新的技術(shù)來(lái)保證速度的可持續(xù)發(fā)展性。另外，也是由于速度提高的緣故，內(nèi)存的地址/命令與控制總線需要有全新的拓樸結(jié)構(gòu)，而且業(yè)界也要求內(nèi)存要具有更低的能耗。  CPU廠商的DDR3內(nèi)存攻略 Intel計(jì)劃在明年年中為其芯片組加入DDR3內(nèi)存的支持。Intel芯片組事業(yè)部總經(jīng)理Malinowski說(shuō)，到那時(shí)市場(chǎng)才能準(zhǔn)備好接受DDR3內(nèi)存。 Intel最新的965芯片組家族只支持DDR2，并放棄了對(duì)DDR的支持。 AMD方面則要積極得多，與當(dāng)年對(duì)DDR

57、2內(nèi)存的曖昧形成鮮明對(duì)比，這顯然與AM2平臺(tái)CPU在DDR2內(nèi)存下表現(xiàn)不盡如人意有關(guān)：要表現(xiàn)出AMD CPU從DDR平臺(tái)遷移到DDR2平臺(tái)的優(yōu)勢(shì)，其對(duì)DDR2內(nèi)存頻率提高的要求比Intel Core更甚，但現(xiàn)階段以DDR2 533/667為主的內(nèi)存市場(chǎng)，則讓AM2 CPU更多地受制于DDR2內(nèi)存的高時(shí)延而不是受益于DDR2內(nèi)存的高頻率。 AMD計(jì)劃在下一代的K8L架構(gòu)CPU中全面導(dǎo)入對(duì)DDR3內(nèi)存的支持。在AMD的路線圖看，K8L CPU將支持同時(shí)DDR2和DDR3內(nèi)存，但很顯然，DDR2內(nèi)存不是AMD最好的選擇，高頻率、低時(shí)序的DD

58、R3內(nèi)存必然會(huì)是AMD積極開(kāi)拓的對(duì)象。 同時(shí)，加大對(duì)DDR3內(nèi)存的支持力度，也可以讓AMD改善與Intel的競(jìng)爭(zhēng)中的被動(dòng)地位。  DDR3內(nèi)存的發(fā)展 早在2002年6月28日，JEDEC就宣布開(kāi)始開(kāi)發(fā)DDR3內(nèi)存標(biāo)準(zhǔn)，但從目前的情況來(lái)看，DDR2才剛開(kāi)始普及，DDR3標(biāo)準(zhǔn)更是連影也沒(méi)見(jiàn)到。不過(guò)目前已經(jīng)有眾多廠商拿出了自己的DDR3解決方案，紛紛宣布成功開(kāi)發(fā)出了 DDR3內(nèi)存芯片，從中我們仿佛能感覺(jué)到DDR3臨近的腳步。而從已經(jīng)有芯片可以生產(chǎn)出來(lái)這一點(diǎn)來(lái)看，DDR3的標(biāo)準(zhǔn)設(shè)計(jì)工作也已經(jīng)接近尾聲。 半導(dǎo)體市場(chǎng)調(diào)查機(jī)構(gòu)iSuppli預(yù)測(cè)DDR3內(nèi)存將

59、會(huì)在2008年替代DDR2成為市場(chǎng)上的主流產(chǎn)品，iSuppli認(rèn)為在那個(gè)時(shí)候DDR3的市場(chǎng)份額將達(dá)到55%。不過(guò)，就具體的設(shè)計(jì)來(lái)看，DDR3與DDR2的基礎(chǔ)架構(gòu)并沒(méi)有本質(zhì)的不同。從某種角度講，DDR3是為了解決DDR2發(fā)展所面臨的限制而催生的產(chǎn)物。 由于DDR2內(nèi)存的各種不足，制約了其進(jìn)一步的廣泛應(yīng)用，DDR3內(nèi)存的出現(xiàn)，正是為了解決DDR2內(nèi)存出現(xiàn)的問(wèn)題，具體有：更高的外部數(shù)據(jù)傳輸率 更先進(jìn)的地址/命令與控制總線的拓樸架構(gòu) 在保證性能的同時(shí)將能耗進(jìn)一步降低 為了滿足這些要求，DDR3內(nèi)存在DDR2內(nèi)存的基礎(chǔ)上所做的主要改進(jìn)包括：8bit預(yù)取設(shè)計(jì)，DDR

60、2為4bit預(yù)取，這樣DRAM內(nèi)核的頻率只有接口頻率的1/8，DDR3-800的核心工作頻率只有100MHz。采用點(diǎn)對(duì)點(diǎn)的拓樸架構(gòu)，減輕地址/命令與控制總線的負(fù)擔(dān)。 采用100nm以下的生產(chǎn)工藝，將工作電壓從1.8V降至1.5V，增加異步重置（Reset）與ZQ校準(zhǔn)功能。  DDR3內(nèi)存的封裝 從規(guī)格來(lái)看，DDR3仍將沿用FBGA封裝方式，故在生產(chǎn)上與DDR2內(nèi)存區(qū)別不大。但是由設(shè)計(jì)的角度上來(lái)看，因DDR3的起跳工作頻率在1066MHz，這在電路布局上將是一大挑戰(zhàn)，特別是電磁干擾，因此也將反映到PCB上增加模塊的成本。 預(yù)計(jì)在DDR3進(jìn)入市場(chǎng)初

61、期，其價(jià)格將是一大阻礙，而隨著逐步的普及，產(chǎn)量的提升才能進(jìn)一步降低成本。  DDR3內(nèi)存的技術(shù)改進(jìn) 那么，從技術(shù)看，DDR3內(nèi)存與目前主流的DDR2內(nèi)存相比，其特點(diǎn)體現(xiàn)在哪些方面呢？我們首先介紹DDR3內(nèi)存針對(duì)DDR2中存在的不足的改進(jìn) 邏輯Bank數(shù)量DDR2 SDRAM中有4Bank和8Bank的設(shè)計(jì)，目的就是為了應(yīng)對(duì)未來(lái)大容量芯片的需求。而DDR3很可能將從2Gb容量起步，因此起始的邏輯Bank就是8個(gè)，另外還為未來(lái)的16個(gè)邏輯Bank做好了準(zhǔn)備。 封裝（Packages）DDR3由于新增了一些功能，所以在引腳方面會(huì)有所增加，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格。并且DDR3必須是綠色封裝，不能含有任何有害物質(zhì)。 突發(fā)長(zhǎng)度（BL，Burst Length）由于DDR3的預(yù)取為8bit，所以突發(fā)傳輸周期（BL，Burst Length）也固定為8，而對(duì)于DDR2和早期的DDR架構(gòu)的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個(gè)4-bit Burst Chop（突