基于QuartusⅡ設計的頻率計

1、 期末考核提交材料課程名稱： EDA原理及應用 院 系： 物理與電子工程學院 專 業(yè)：電子信息科學與技術（職教師資） 培養(yǎng)層次： 本 科 學生姓名： 學 號： 成 績： 基于Quartus設計的頻率計摘要：計數(shù)器在數(shù)字電路中有著廣泛的應用，現(xiàn)提出一種計數(shù)器設計穿插在電子電路設計的教學方法，使學生能夠快速地根據(jù)現(xiàn)有的數(shù)字電路知識轉(zhuǎn)化到EDA的應用。關鍵詞 頻率計；電子設計自動化；Verilog 0 引言：隨著EDA技術的發(fā)展和應用領域的擴大，EDA技術在電子信息、通信、自動控制及計算機應用等領域的重要性日益突出。同時，隨著技術市場對EDA技術需求的不斷提高，產(chǎn)品的市場效率和技術要求也必然會反映到

2、數(shù)學和科研領域中來。以最近的十屆全國大學生電子設計競賽為例，涉及EDA技術的賽題從未缺席過。對諸如斯坦福大學、麻省理工學院等美國一些著名院校的電子與計算機實驗室建設情況的調(diào)研表明，其EDA技術的教學與實踐的內(nèi)容也十分密集；在其本科和研究生教學中有兩個明顯的特點：其一，各專業(yè)中EDA教學實驗課程的普及率和滲透率極高；其二，幾乎所有實驗項目都部分或全部地融入了EDA技術，其中包括數(shù)字電路、計算機組成與設計、計算機接口技術、數(shù)字通信技術、嵌入式系統(tǒng)、DSP等實驗內(nèi)容，并且更多地注重創(chuàng)新性實驗。這顯然是科技發(fā)展和市場需求雙重影響下自然產(chǎn)生的結(jié)果。1Quartus簡介：Quartus是Altera提供的

3、FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大的可編程邏輯器件供應商之一。Quartus在21世紀初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plus的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。2.計數(shù)器設計這里首先設計測頻用的、含時鐘使能控制的2位十進制計數(shù)器。2.1：設計電路原理圖。頻率計的核心元件之一是含有時鐘使能及進位擴展輸出的十進制計數(shù)器。為此這里用一個雙十進制計數(shù)器74390和其他一些輔助元件來完成。首先建立圖像編輯環(huán)境，再在原理圖編輯窗口分別鍵入74390、AND4、AND2、NOT、INPUT和OUTPUT元件名，調(diào)出這些元件，并按照圖1鏈接好電路原理圖

4、。圖中，74390連成兩個獨立的十進制計數(shù)器，待測頻率信號clk通過一個與門進入74390的計數(shù)器“1”端的時鐘輸入端1CLKA。與門的另一端由計數(shù)使能信號enb控制：當enb=1時允許計數(shù)；enb=0時禁止計數(shù)。計數(shù)器1的4 位輸出去q3、q2、q1和q0并成總線表達方式，即q3.0（注意原理圖中的總線表示方法，如Q3.0,與VHDL不同），由圖1左下角的OUTPUT輸出端口向外輸出計數(shù)值。同時由一個4輸入與門和兩個反相器構(gòu)成進位信號，進位信號進入第二個計數(shù)器的時鐘輸入端2CLKA。第二個計數(shù)器的4位計數(shù)輸出是q7、q6、q5、q4,總線輸出信號是q7.4。這兩個計數(shù)器的總的進位信號，可由一

5、個6輸入與門和兩個反相器產(chǎn)生，由cout輸出。Clr是計數(shù)器的清零信號。圖一 含有時鐘使能的2位十進制計數(shù)器在原理圖的繪制過程中應特別注意圖形設計規(guī)則中信號標號和總線的表達方式（粗線條表示總線）。對于以標號方式進行總線連接，如圖1所示。例如一根8位的總線bus17.0欲與三根分別為1、3、4位寬的連線相接，他們的標號可 分別為bus10、bus13.1、bus17.4。最后將圖1電路存盤，文件為conter.dbf2.2：建立工程。為了測試圖1電路的功能，可以將conter.bdf設置成工程，工程名和頂層文件名都取為conter。建立工程后，如果要了解74390內(nèi)部的情況，可以在其上雙擊鼠標。

6、2.3：系統(tǒng)仿真。完成設計即可對電路的功能進行測試。由圖2可見，電路的功能完全符合原設計要求：當clk輸入時鐘信號時，clr信號具有清零功能；當enb為高電平時允許計數(shù)，低電平時禁止計數(shù)；當?shù)?位計數(shù)器計到9時向高4位計數(shù)器進位。另外由于圖中沒有顯示出高4位計數(shù)器計到9，故看不到count的進位信號。圖2 2位十進制計數(shù)器工作波形2.4：生成元件符號。選擇左上File中德相關項，將當前文件conter.bdf變成一個元件conter后存盤，以便在高層次設計中調(diào)用。3.頻率計主結(jié)構(gòu)電路設計根據(jù)頻率計的測頻原理，可以完成如圖3所示的頻率計主體結(jié)構(gòu)的電路設計。方法同上。首先關閉原來的工程，再打開一個

7、新的原理圖編輯窗口，并將此空原理圖設為工程，文件名可取為ft_top。然后在基于新工程的原理圖編輯窗口調(diào)入圖3所示的所有元件，連接好后存盤。圖3 2位十進制頻率計頻率計頂層設計原理圖文件圖3所示的電路中，74374是8位鎖存器；74248是七段BCD譯碼器，它的7位輸出可以直接與7段公陰數(shù)碼管相接，圖上方的74248顯示個位頻率計數(shù)值，下方的顯示十位頻率計數(shù)值；conter是電路圖1構(gòu)成的元件。在這些元件上雙擊鼠標，可以看到內(nèi)部的電路結(jié)構(gòu)。此電路的工作時序波形圖4所示，由該波形可以清楚地了解電路的工作原理。在圖4的激勵波形的設置中要注意，根據(jù)仿真需求，元件conter的輸入信號的設置：其中F_

8、IN是待測頻率信號（設周期為410ns）；CNT_EN是對待測頻率脈沖計數(shù)允許信號（設周期為32us）；當CNT_EN高電平時允許計數(shù)，低電平時禁止計數(shù)。圖4 2位十進制平頻率計測頻仿真波形仿真波形顯示，當CNT_為高電平時允許conter對F_IN計數(shù)，低電平時conter停止計數(shù)，由鎖存信號LOCK發(fā)出的脈沖，將conter中的二個4位十進制數(shù)“39”鎖存進74374中，并由74374分高低位通過總線H6.0和L6.0輸給74248譯碼輸出顯示，這就是測得的頻率值。十進制顯示值“39”的7段譯碼值分別是“6F”和“4F”。此后由清零信號CLR對計數(shù)器conter清零，以備下一周期計數(shù)之用。

9、圖3中的進位信號COUT是留待頻率計擴展用的。在實際測頻中，由于CNT_EN是測頻控制信號，如果其頻率選定為0.5Hz，則其允許計數(shù)的脈寬為1s，這樣，數(shù)碼管就能直接顯示F_IN的頻率值了。4.時序控制電路設計由波形圖4可知，欲使頻率計能自動測頻，還需增加一個測頻時序控制電路，要求它能按照圖4所示的時序關系，產(chǎn)生三個控制信號：CNT_EN、LOCK和CLR，以便使頻率計能自動完成計數(shù)、鎖存和清零三個重要的功能步驟。根據(jù)控制信號CNT_EN、LOCK和CLR的時序要求，圖5給出了相應的電路，設該電路的文件名為tf_ctro,bdf。該電路由三個部分組成：4位二進制計數(shù)器7493、4-16譯碼器7

10、4154和兩個由雙與非門構(gòu)成的RS觸發(fā)器。其中的74154也可以用38譯碼器74138代替，甚至用其他電路形式實現(xiàn)此功能，大家可以試一試。對圖5所示電路（取文件名為tf_cteo.bdf）的設計和驗證流程同上，包裝入庫的元件名為tf_ctro。對其建立工程后即可對其功能進行仿真測試。圖6即為其時序波形。比較圖6和圖4中德控制信號CNT_EN、LOCK和CLR的時序，表明圖5的電路是滿足設計要求的。事實上，圖5所示的電路還有許多其他用途。例如可構(gòu)成高速時序脈沖發(fā)生器，可通過輸入不同頻率的CLK信號，或?qū)S觸發(fā)器接在74154的不同輸出端，從而產(chǎn)生各種不同脈寬和頻率的脈沖信號。圖5 測頻時序控制

11、電路圖6 測試時序控制電路工作波形5.頂層電路設計有了圖5的電路元件tf_ctro，就可以改造圖3的電路，使其成為能自動測頻和數(shù)據(jù)顯示的實用頻率計了。改造后的電路如圖7所示，其中含有新調(diào)入的元件tf_ctro。電路中有兩個輸入信號：待測頻率輸入信號F_IN和測頻控制時鐘CLK。根據(jù)電路圖5和波形圖6可以算出，如果從CLK輸入的控制時鐘的頻率是8Hz，則計數(shù)使能信號CNT_EN的脈寬即為1s，從而可使數(shù)碼管直接顯示F_IN的頻率值。圖7 頻率計頂層電路原理圖圖7的保存文件名不變，仍為ft_top.gdf，它的仿真波形示于圖8.圖中，待測信號F_IN的周期取為410ns，測頻控制信號CLK的周期取

12、為2us。根據(jù)測頻電路原理，不難算出測頻顯示應該為“39”。這個結(jié)果與圖4給出的數(shù)值完全一致。由該圖可見，測頻計數(shù)器中的計數(shù)值q3.0,q7.4隨著F_IN脈沖的輸入而不斷發(fā)生變化，但由于74374的鎖存功能，兩個74248輸出的測頻結(jié)果L6.0和H6.0始終分別穩(wěn)定在“6F”和“4F”上（通過7段顯示數(shù)碼管，此二數(shù)將分別被譯碼顯示為3和9）。圖7 頻率計工作時序波形結(jié)論EDA技術是電子設計的發(fā)展趨勢，利用EDA工具可以代替設計者完成電子系統(tǒng)設計中的大部分工作EDA工具從數(shù)字系統(tǒng)設計的單一領域，發(fā)展到今天，應用范圍己涉及模擬、微波等多個領域，可以實現(xiàn)各個領域電子系統(tǒng)設計的測試、設計仿真和布局布線等，這些都是我在這次課設中深刻體會到的。經(jīng)過這次實習，讓我真正認識了EDA這門學科，了解到這種方式下的設計方案，硬件電路簡潔，集成度高，體現(xiàn)了當今社會所需的先進技術，日后必定在有著廣闊的發(fā)展空間。在這次EDA課程結(jié)束設計中，雖然應用的都是在書本上學過的知識，但是只有應用到實際中才算真正的學懂了這些知識。通過這次課程設計實踐鞏固了學過的知識并能夠較好的利用。課程設計實踐不單是將所學的知識應用于實際，在設計的過程中，只擁有理論知識是不夠的。邏輯思維、電路設計的步驟和方法、考慮問題的思路和角度等也是很重要，需要我們著重注意鍛煉的能力。在這次設計中還發(fā)現(xiàn)理論與實際常常存在很大差距，