數(shù)字電路及數(shù)字系統(tǒng)設計課件三

1、第三章組合邏輯電路3.1 概述數(shù)字電路按其完成邏輯功能的不同特點，可劃分為組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路：指該電路在任一時刻輸出的穩(wěn)定狀態(tài)，僅取決于該時刻的輸入信號，而與輸入信號作用前電路所處的狀態(tài)無關。特點：從電路結構上看，組合邏輯電路僅由門電路組成，電路中無記憶元件，輸入與輸出之間無反饋。組合邏輯電路x1xnz1zm),(),(),(2121222111nmmnnxxxfzxxxfzxxxfz向量函數(shù)形式： Z=F(X)3.2 組合邏輯電路的分析方法和設計方法 一、分析組合邏輯電路,一般是根據(jù)已知的邏輯電路,找出其邏輯函數(shù)表達式,或寫出其真值表,從而了解其電路的邏輯功能。

2、有時分析的目的在于檢驗所設計的邏輯電路是否能實現(xiàn)預定的邏輯功能。 分析組合邏輯電路的一般步驟：用文字或符號標出各個門的輸入或輸出。從輸入端到輸出端逐級寫出輸出函數(shù)對輸入變量的邏輯函數(shù)表達式，也可由輸出端向輸入端逐級推導，最后得到以輸入變量表示的輸出邏輯函數(shù)表達式。用邏輯代數(shù)或卡諾圖化簡或變換各邏輯函數(shù)表達式，或列出真值表。根據(jù)真值表或邏輯函數(shù)表達式確定電路的邏輯功能。例：試分析如下圖電路的邏輯功能。 &1111DCBAY2Y1Y0.寫出邏輯函數(shù)表達式：DBADCDBADCY2ACDBCDCBDACDBCDCBDY1BDCDBDCDY0從邏輯函數(shù)式中不能直觀地看出這個電路的邏輯功能和用途

3、。需要把其轉換成真值表的形式。.作邏輯真值表：D CB A Y2Y1Y00000001000100100100010011001010000101010010110010011101010000101001010101001010111001100100110110011101001111100輸入輸出 可以看出，當DCBA表示的二進制數(shù)小于或等于5時Yo為1，這個二進制數(shù)大于5且小于11時Y1為1，當這個二進制數(shù)大于或等于11時Y2為1。 因此，這個邏輯電路可以用來判別輸入的4位二進制數(shù)數(shù)值的范圍。二、組合邏輯電路的設計方法：根據(jù)給出的實際邏輯問題，求出實現(xiàn)這一邏輯功能的最簡單邏輯電路。設計

4、步驟如下：1.進行邏輯抽象，將一個實際的邏輯問題抽象為一個邏輯函數(shù)。首先分析所給實際邏輯問題的因果關系，將引起事件所產生的結果作為輸出函數(shù)，再分別以二值邏輯0和1給以邏輯賦值，做出真值表。2.根據(jù)真值表可寫出輸出邏輯函數(shù)的“與或”表達式。3.將輸出邏輯函數(shù)表達式進行化簡或變換。4.根據(jù)化簡或變換后的輸出邏輯函數(shù)表達式，畫出其邏輯圖。5.工藝設計。包括設計機箱、面板、電源、顯示電路、控制開關等等。最后還必須完成組裝、測試。3.3 常用的邏輯電路 本節(jié)介紹了幾種常用組合邏輯電路的分析和設計。 為了使用方便，目前已將這些常用電路的設計標準化，且制成了中、小規(guī)模單片集成電路產品。3.3.1編碼器為了區(qū)

5、分一系列不同的事物，將其中的每個事物用一個二值代碼表示，即為編碼的含意。編碼器的邏輯功能就是把輸入的每一個高、低電平信號編成一個對應的二進制代碼。一、3位二進制編碼器線線編碼器線線編碼器I3I4I5I6I7I0I1I2Y0Y1Y2 它的輸入是 I0I7 8個高電平信號，輸出是3位二進制代碼Y2Y1Y0。因此，它又稱為8線3線編碼器。 輸入I0I7當中只允許一個取值為1。3位二進制編碼器的真值表I0I1I2I3I4I5I6I7Y2Y1Y010000000000010000000010010000001000010000011000010001000000010010100000010110000

6、00001111輸入輸出得邏輯表達式：76542IIIIY76321IIIIY75310IIIIY(利用約束項化簡) 1 1 1Y2Y1Y0I1I2I3I4I5I6I7優(yōu)先8線線編碼器在上述二進制編碼器中，如果多個輸入端同時為1，其輸出是混亂的。因此，在數(shù)字系統(tǒng)中常要求當編碼器同時有多個輸入為有效時，輸出不但有意義，S I0I1I2I3I4I5I6I7Y2Y1Y0YsYEX1 X X X X X X X X11111011111111111010 X X X X X X X 0000100 X X X X X X 01001100 X X X X X 011010100 X X X X 011

7、1011100 X X X 01111100100 X X 011111101100 X 01111111101000111111111110輸出輸入且應按事先編排好的優(yōu)先順序輸出，當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權最高的一個進行編碼。輸入信號以I7的優(yōu)先權最高，I0的優(yōu)先權為最低。擴展電路功能：G門、G門、G門組成控制電路。S控制端（選通輸入端）Ys選通輸出端，低電平表示“無編碼信號輸入”YEX擴展端，低電平表示“有編碼信號輸入”SIIIIIIIIYS76543210SIIIIIIIIYEX)(76543210線線優(yōu)先編碼器線線優(yōu)先編碼器74LS148的邏輯圖的邏輯圖111111111

8、111& 1& 1& 1YSYEXY0Y1Y2I0I1I2I3I4I5I6I7SG3G1G2Y2=I7+I6+I5+I4Y1=I7+I6+I3I4I5+I2I4I5Y0=I7+I5I6+I3I4I6+I1I2I4I6把I1I9的十個狀態(tài)分別編成十個BCD碼。其中I9的優(yōu)先權最高，I1的優(yōu)先權最低。二、二十進制編碼器：74LS147的功能表I1I2I3I4I5I6I7I8I9Y3Y2Y1Y01 1 1 1 1 1 1 1 11111x x x x x x x x 00110 x x x x x x x 0 10111x x x x x x 0 1 11000 x x x

9、x x 0 1 1 11001x x x x 0 1 1 1 11010 x x x 0 1 1 1 1 11011x x 0 1 1 1 1 1 11100 x 0 1 1 1 1 1 1 111010 1 1 1 1 1 1 1 11110輸入輸出98642198643986598790IIIIIIIIIIIIIIIIIIIY98542985439869871IIIIIIIIIIIIIIIIY9849859869872IIIIIIIIIIIIY983IIY二十進制優(yōu)先編碼器74LS147的邏輯圖試用兩片74LS148接成16線4線優(yōu)先編碼器，將A0A1516個低電平輸入信號編為000011

10、11 16個4位二進制代碼。其中A15的優(yōu)先權最高，A0的優(yōu)先權最低。 I5 I4 I3 I2 I1 I0 I6 I7 Y0 Y1 Y2 YEX S YS 74LS148(1) A15 A14 A13 A12 A11 A10 A9 A8 I5 I4 I3 I2 I1 I0 I6 I7 Y0 Y1 Y2 YEX S YS 74LS148(2) A7 A6 A5 A4 A3 A2 A1 A0 & Z3 G3 & Z2 G2 & Z0 G3 & Z1 G3 3.3.2 譯碼器（解碼器）編碼的逆過程，即將具有特定含義的一組代碼“翻譯”出它的原意叫譯碼。一、二進制譯碼器：

11、位二進制譯碼器（線線譯碼器）3位二進制譯碼器的框圖線線譯碼器線線譯碼器Y0Y1Y2Y3Y4Y5Y6Y7ABCA2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000輸入輸出譯碼器將每個輸入代碼譯成對應的一根輸出線上的高、低電平信號。采用二極管與門陣列構成的位二進制譯碼器用二極管與門陣列構成的譯碼器比較簡單，但是其電路的輸入電阻較低而輸出電阻較高，且輸出的高、低電平信號發(fā)生偏移。通常只在一些大規(guī)模集成電路內部采用這種結構，而在一些中規(guī)

12、模集成電路譯碼器中多采用三極管集成門電路結構。00120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAY用與非門組成的線線譯碼器74LS13800120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAYS1,S2,S3為片選段，S1=1,S2=S3=0時，Gs輸出高電平，譯碼器處于工作狀態(tài)。3線8線譯碼器74LS138的功能表S1S2+S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70 xxxx

13、11111111x1xxx1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110輸出輸入二、二十進制譯碼器：將輸入BCD碼的十個代碼譯成十個高、低電平輸出信號。01230AAAAY 01231AAAAY 01232AAAAY 01233AAAAY 01234AAAAY 01235AAAAY 01236AAAAY 01237AAAAY 01238AAAAY 01239AAAAY 輸入輸出A3A2A2A0Y0Y1Y2Y3Y4Y5Y

14、6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110101011111111111011111111111111001111111111110111111111111110111111111111111111111111偽碼序號二十進制譯碼器74LS42的真值表試用兩片3線8線譯碼器74LS138組成4線16線譯碼器，將輸入的4位二進制

15、代碼D3D2D1D0譯成16個獨立的低電平信號Z0Z15。Y0Y1Y2Y7S2Y374LS138(1)Z5Z0Z6Z1Z7Z3Z2Z4Y4Y5Y6S3S1A0A1A2Y0Y1Y2Y7S2Y374LS138(2)Z13Z8Z14Z9Z15Z11Z10Z12Y4Y5Y6S3S1A0A1A2D0D1D2D3+5v3.3.3 數(shù)據(jù)選擇器（多路轉換器）邏輯表達式：101130112011101101)()()()(SAADAADAADAADY從多個輸入數(shù)據(jù)中選擇一個送至輸出端，以雙4選1數(shù)據(jù)選擇器74LS153為例，它包含兩個完全相同的選數(shù)據(jù)選擇器，兩個數(shù)據(jù)選擇器有公共的地址輸入端，而數(shù)據(jù)輸入端和輸出端

16、十各自獨立的。通過給定不同的地址代碼，即可從個輸入數(shù)據(jù)中選出所要的一個，并送至輸出端Y。在CMOS集成電路中經常用傳輸門組成數(shù)據(jù)選擇器。以雙4選1數(shù)選器CC14539為例：S為附加控制端，S=0時數(shù)選器正常工作，S=1時數(shù)選器被禁止工作，輸出被封鎖為低電平。此外，S也作為擴展端使用，以實現(xiàn)片間的連接。試用一片雙4選1數(shù)選器CC14539組成一個8選1數(shù)據(jù)選擇器。D10D11D13D12S1S2D20D23D22D21CC14539A1A0Y1Y21G2Y1G1A1A0A2D0D1D2D3D4D5D7D63.3.4 加法器一、半加器：不考慮進位將兩個一位二進制數(shù)A和B相加。ABSC0000011

17、010101101BABABASABCO半加和向高位的進位COSCAB二、全加器：其輸入不僅有兩個1位二進制數(shù)相加，還需加上低位送來的進位。AiBiCiSiCi+10000000110010100110110010101011100111111COSCABCICICIABBCIACIBACIABSCIACIBABCO以雙全加器74LS183為例，其圖形符號為：又有：iiiCBAS雙全加器74LS182的1/2邏輯圖三、多位加法器：進行兩個多位二進制數(shù)的相加1.串行進位加法器：依次將低位的進位輸出接到高位的進位輸入，每一位的相加結果都必須等到低一位進位產生以后才能建立（行波進位加法器）CIABC

18、OA0B0S0CIABCOA1B1S1CIABCOA2B2S2CIABCOA3B3S3CO這種加法器的最大缺點是運算速度慢，做一次加法運算可能需要四個全加器的傳輸延遲時間。但是其電路結構比較簡單。2.超前進位加法器：進位Ci是Ai-1,Ai-2,.,A0及Bi-1,Bi-2,., B0的函數(shù)，通過邏輯電路得出每一個CiCi=AiBi+(Ai+Bi)Ci-1 可使 Gi=AiBi，Pi=(Ai+Bi)則 Ci=Gi+PiCi-1 將此式展開得：Ci= Gi+PiCi-1 = Gi+Pi(Gi-1+Pi-1Ci-2) = . . . . . . = Gi+PiGi-1+PiPi-1Gi-2+ .

19、. . +PiPi-1 . . . P1G0+PiPi-1. . .P0C04位超前進位加法器74LS283的邏輯圖如右圖3.3.5數(shù)值比較器用來將兩個同樣位數(shù)的二進制數(shù)A、B進行比較，并能判別其大小關系的邏輯器件，叫做數(shù)碼比較器。1.兩個一位二進制數(shù)的比較AB(A=1,B=0)則AB(A=0,B=1)則A=B(A=B=0,A=B=1)則1BA1BA1BAAB輸出函數(shù)式BAYBA)(BAYBA)(Y(A=B)=A B11&ABY(AB)ABAB2.比較兩個多位數(shù)A和B，需從高而低逐位比較。例兩個4位二進制數(shù)A3A2A1A0和B3B2B1B0進行比較，以下是4位數(shù)碼比較器CC14585I

20、(AB)是擴展端，供片間連接時用。Y(AB)=A3B3+(A3 B3)A2B2+(A3 B3)(A2 B2)A1B1 +(A3 B3)(A2 B2)(A1 B1)A0B0 +(A3 B3)(A2 B2)(A1 B1)(A0 B0)I(AB)Y(A=B)=(A3 B3)(A2 B2)(A1 B1)(A0 B0)I(AB)=Y(AB)+Y(A=B)試用兩片CC14585組成一個8位數(shù)值比較器。1B3A3B2A2B1A1B0A0D3D2D1D0C3C2C1C00I(AB)Y(AB)CC14585(1)B3A3B2A2B1A1B0A0D7D6D5D4C7C6C5C4I(AB)Y(AB)CC14585(

21、2)Y(CD)3.組合邏輯電路的設計一、設計方法的分類：隨著微電子技術的不斷發(fā)展，單塊芯片的集成度越來越高，出現(xiàn)了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）和超大規(guī)模（VLSI）集成電路。TTL電路中，以單塊芯片所包含的門電路或等效門電路的數(shù)目來劃分集成規(guī)模。 MOS系列中，則以單塊芯片所包含的元器件數(shù)目來劃分的。TTL電路MOS系列12個以下的 100個以下的 小規(guī)模集成電路 12100之間的 1001000之間 中規(guī)模集成電路 100以上的100010000之間 大規(guī)模集成電路 10000以上的 超大規(guī)模集成電路一般說來，小規(guī)模集成電路僅僅是器件的集成中規(guī)模集成電路是邏輯部件的集

22、成大、超大規(guī)模集成電路則是數(shù)字系統(tǒng)或子系統(tǒng)的集成實現(xiàn)組合邏輯電路的設計，根據(jù)所用器件不同，設計方法有： SSI 用數(shù)字電路設計的經典方法 MSI 用中規(guī)模集成功能模塊實現(xiàn)其他組合邏輯功能 LSI 使用大規(guī)模集成電路的可編程邏輯器件PLD，實現(xiàn)給定邏輯功能的設計二、用SSI設計組合邏輯電路1.單輸出組合邏輯電路的設計：例：設計一個監(jiān)測信號燈工作狀態(tài)的邏輯電路。這組信號燈分別為紅、黃、綠三盞。點亮狀態(tài)只允許為紅、綠、黃和綠三種之一。其他狀態(tài)表示電路出現(xiàn)故障。要求電路能夠發(fā)生故障信號。解: 一、進行邏輯抽象：以三個燈的狀態(tài)為輸入變量，用A,B,C表示，燈亮為1，燈不亮為0；故障信號為輸出，用Y表示，

23、正常狀態(tài)為0，故障發(fā)生則為1。列出真值表如下： 四、畫邏輯圖:ABCY00010010010101101000101111011111二、寫出邏輯函數(shù)式： Y=AB C+ABC+ABC+ABC+ABC三、化簡:Y=AC+AC+ABA BC 00 01 11 10010011011111&ABYC轉換為與非與非式：ABACCAY2.多輸出組合邏輯電路的設計：例：設計一個輸入為BCD代碼的七段字形譯碼器。BCD代碼可用8421BCD碼，七段字形顯示器件可用七段獨立的發(fā)光元件（發(fā)光二極管LED、液晶顯示器LCD、熒光數(shù)碼管、真空電子管等）解：用七段獨立的發(fā)光元件(發(fā)光二極管LED、液晶顯示器

24、LCD、熒光數(shù)碼管或真空電子管)顯示數(shù)字0-9。數(shù)字 A3A2A1A0YaYbYcYdYeYfYg000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000輸入輸出A3A2 A1A000011110001011010110110100101100A3A2 A1A

25、000011110001111011010111000101100A3A2 A1A000011110000011011101111101101111A3A2 A1A000011110001110011111110000101110A3A2 A1A000011110001011010101110101101011A3A2 A1A000011110001001010001110001101001A3A2 A1A000011110001000011101111101101100Ya=A3A2A1A0+A3A1+A2A0Yb=A3A1+A2A1A0+A2A1A0Yc=A3A2+A2A1A0Yd=A2A

26、1A0+A2A1A0+A2A1A0Ye=A2A1+A0Yf=A3A2A1+A2A1+A1A0Yg=A3A2A1+A2A1A0三、用MSI設計組合邏輯電路數(shù)字集成電路生產工藝不斷成熟，中大規(guī)模通用數(shù)字集成電路產品已批量生產，產品已標準化、系列化，且成本低廉，許多數(shù)字電路都可直接使用中大規(guī)模集成電路的標準模塊來實現(xiàn)。這樣可以縮小電路的體積，減少連線，提高電路的可靠性，降低成本，且其它一些邏輯功能也可以用標準的中規(guī)模集成模塊來設計。MSI設計最簡標準：所用集成模塊數(shù)目最少，品種最少，集成模塊之間連線最少。目前，用于實現(xiàn)組合邏輯電路設計最多的中規(guī)模集成電路有數(shù)據(jù)選擇器，譯碼器，全加器等。單輸出函數(shù)選用

27、數(shù)據(jù)選擇器，多輸出函數(shù)則選用譯碼器。一、用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)例: 試用四選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)RAGGRAGARGARGARY解:當S=1時,4選1數(shù)選器的邏輯函數(shù)式為: Y= D0(A1A0)+D1(A1A0)+D2(A1A0)+D3(A1A0)分析:將地址輸入A0 , A1和數(shù)據(jù)輸入視為三變量R , A ,G. 則需令 D0 D3為第三個變量的適當狀態(tài)(原變量，反變量，0，1)，將（1）式變換成與（2）式對應的形式： Y= G ( R A ) + G ( R A ) + G ( R A ) + 1 ( R A ) (1)式 (2)式 (3)式將（2）式與（3）式對比：令 A1=R，

28、A0=A，D0=D2=G D1=G，D3=1 A0A1D0D1D2D3SYRAGGY1例2：用八選一數(shù)據(jù)選擇器產生三變量邏輯函數(shù)BCAACCBAZ解：8選1數(shù)選器的地址輸入位數(shù)n=3，分別對應A2=A，A1=B，A0=C，與8選1數(shù)選器的邏輯函數(shù)式對比：Y=D0(A2A1A0)+D1(A2A1A0)+D2(A2A1A1)+D3(A2A1A0) +D4(A2A1A0)+D5(A2A1A0)+D6(A2A1A0)+D7(A2A1A0)Z=A B C+AC+ABC =1(A B C)+0(A BC)+0(ABC)+1(ABC)+0(AB C)+1(ABC) +0(ABC)+0(ABC)得：D0=D3

29、=D5=D7=1 D1=D2=D4=D6=0可看出一片4選1數(shù)選器能產生任何一種最多3變量的邏輯函數(shù)，一片8選1數(shù)選器能產生任何一種最多4變量的邏輯函數(shù)，.，即具有n位地址輸入的數(shù)據(jù)選擇器可以產生任何一種輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。D0D1D2D7D3D4D5D6A2A1A0YZ1ABC01二、用譯碼器產生多輸出邏輯函數(shù)例3：試利用3線8線譯碼器產生一組多輸出邏輯函數(shù)CBABCACAZ1CBABCZ2BCAAZ3ABCCBCBAZ4解：當S=1時，3線8線譯碼器各輸出端的函數(shù)式為：Y0 = A2 A1 A0 = m0Y2 = A2 A1 A0 = m2Y1 = A2 A1 A0 =

30、m1Y3 = A2 A1 A0 = m3Y4 = A2 A1 A0 = m4Y5 = A2 A1 A0 = m5Y6 = A2 A1 A0 = m6Y7 = A2 A1 A0 = m7將Z1Z4化為最小項之和的形式：Z1= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6Z2= ABC + ABC + A BC = m1 + m3+ m7Z3= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6+m7Z4= ABC + A BC + ABC + ABC = m0 + m2+ m4+ m7經轉換得：Z1= m3 m4 m5 m6Z2= m

31、1 m3 m7 Z3= m3 m4 m5 m6m7Z4= m0 m2 m4 m7Y0Y1Y2Y3Y4Y5Y6Y774LS138A2A1A0S1S2S3CBA10&Z4Z2Z3Z1例4設計一個能將BCD代碼轉換為余3代碼的代碼轉換器。DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100輸入輸出解：列出代碼轉換電路的邏輯真值表：可得： Y3Y2Y1Y0=DCBA+ 0011A3A2A1A0B3B0B1B2CICOS3S2S1S074LS283Y3Y2Y1Y0A

32、BCD013.5組合邏輯電路中的競爭冒險現(xiàn)象一、競爭冒險現(xiàn)象及其成因門電路兩個輸入信號同時向相反的邏輯電平跳變的現(xiàn)象稱為競爭。我們把由于競爭而在電路輸出端可能產生尖峰脈沖的現(xiàn)象叫做競爭冒險現(xiàn)象。&ABYABY分析當輸入信號邏輯電平發(fā)生變化的瞬間，電路的工作情況:二、競爭冒險是組合邏輯電路中經常會發(fā)生的一種現(xiàn)象，必須采取恰當?shù)拇胧┘右苑乐?。消除競爭冒險現(xiàn)象的方法有：1.引入封鎖脈沖2.引入選通脈沖3.接入濾波電容4.修改邏輯設計在負載電路對競爭冒險所產生的尖峰脈沖不敏感時，如負載為發(fā)光器件，競爭冒險所產生的尖峰脈沖對電路的工作沒有影響，可不必考慮這一問題。 1ABYABY利用取樣脈沖克服

33、險象利用取樣脈沖克服險象ABLCD11取樣脈沖取樣脈沖取樣脈沖取樣脈沖ABC&1L&D有相接的卡諾圖有相接的卡諾圖加搭接塊的卡諾圖加搭接塊的卡諾圖 BC A000111100011010011 BC A000111100011010011BCCAABDCAABD卡諾圖法卡諾圖法 例、用74138和最少的邏輯門設計一地址譯碼器，要求地址范圍是十六進制00-3FH. 分析：地址碼共有64個，則譯碼輸出端共有64個，需要八片3/8譯碼器（74138）。 地址低三位接74138的地址輸入端。 高三位地址信號用來對八片74138尋址。 電路圖有如下兩種形式：Y Y Y Y Y Y Y Y

34、A A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y YYY Y Y Y Y Y YYY Y Y Y Y Y Y YY Y Y Y Y Y YY11110AAAA A A0123450123456789 10 11 1213 14 1556 57 58 59 60 61 62 63(1)(2)(8)(9)64656667Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456