任意整數(shù)分頻器的設計

1、XX大學課 程 設 計 報 告設計題目：任意整數(shù)分頻器的設計姓 名：XX 學 號：XX院 系：信息工程學院 專 業(yè)：電子信息科學與技術年 級：XXXX 年 XX 月 XX 日任意整數(shù)分頻器時序電路設計中需要各種各樣的分頻器來獲得不同頻率的時鐘，其中以整數(shù)分頻器最為常見。整數(shù)分頻可以簡單的使用模n計數(shù)器實現(xiàn)，即隨驅(qū)動時鐘跳動n次后就輸出一個進位脈沖，然后立即被清零或置位，再開始新一輪的循環(huán)的計數(shù)器。用VHDL硬件描述語言實現(xiàn)任意整數(shù)的分頻器。本設計主要利用計數(shù)器完成題目要求。利用仿真工具Modelsim仿真及Quartus綜合驗證該程序的正確性。一、設計要求：1. 查找相關資料理解常見的數(shù)字分頻

2、方法。 2. 使用Verilog或VHDL完成任意整數(shù)分頻器的編碼。 3. 在QuartusII中使用原理圖或代碼形式，進行分頻器設計。 4. 在QuartusII或ModelSim中完成仿真分析。二、設計思路： 任意整數(shù)分頻器由兩部分構成，奇數(shù)分頻器和偶數(shù)分頻器。其中偶數(shù)分頻器由以下四部分構成：1、時鐘信號2、頻率字（選擇為4位）3、計數(shù)器4、反相器。奇數(shù)分頻器則由兩個偶數(shù)分頻器加一個異或門構成。根據(jù)設計要求：定義輸入信號為時鐘信號clk,輸入頻率字D，計數(shù)器為temp1,temp2,temp3，中間輸出信號為division2,division4,out1,最終輸出信號是FOUT，其中偶頻

3、輸出信號就是out1,奇頻輸出信號就是division2 XOR division4。偶分頻：輸入一個任意偶數(shù)，每來一個上升沿，temp1加一，設定其在temp1=1時開始反轉(zhuǎn)，實現(xiàn)高低電平的轉(zhuǎn)換，即out1=not out1,當temp1等于輸入D/2時，temp1又歸為1，又開始了新一輪的計數(shù)，這樣就完成了分頻。奇分頻：輸入一個任意奇數(shù)D，奇分頻是用兩個偶分頻異或完成的，因此我們使用了這樣一種方法，兩個偶分頻周期為2D倍，一個在上升沿來到時反轉(zhuǎn)電平，另一個在下降沿到來時反轉(zhuǎn)電平，并且兩個分頻的反轉(zhuǎn)時刻錯開D/2。即每來一個上升沿 ，temp1=temp1+1，當temp1=1時，divis

4、ion2=not division2，當temp1=D時，temp1=temp1+1每來一個下降沿，temp2=temp2+1，當temp2=1+(conv_integer(D)-1)/2時，division4=not division4，當temp2=D時，temp2=temp2+1。這樣最終兩個偶分頻異或的結(jié)果即為我們所要得到奇分頻。三、設計VHDL文件 在quartus2中新建工程，編寫設計文件。此次設計有四個進程來實現(xiàn)，具體流程圖可參考modelsim仿真的信號傳輸圖。四、編譯仿真：1、在quartus2中波形仿真：輸入一個任意偶數(shù)34，得到如下波形：輸入一個任意奇數(shù)11，得到如下波形

5、：2、在modelsim中仿真：輸入一個任意偶數(shù)8，可得波形：可得跟蹤信號圖：輸入一個任意奇數(shù)11，可得波形圖：可得跟蹤信號圖：結(jié)論：通過利用quartus2的全程編譯仿真綜合以及第三方工具modelsim的仿真，我們可以看到以上波形的實現(xiàn)，從而驗證了VHDL文件的正確性。五、編譯綜合后可得RTL圖如下：六、實驗體會本次實驗受益匪淺，剛剛寫分頻器時，用了一種很麻煩的算法，錯誤百出，后來在一本輔導書上發(fā)現(xiàn)了一種簡單的奇頻算法，即將兩個偶頻異或，后來經(jīng)過幾次改正，在quartus2中編譯仿真順利通過。后來在modelsim中仿真，發(fā)現(xiàn)又出現(xiàn)了錯誤，經(jīng)過幾次編譯發(fā)現(xiàn)原來是計數(shù)器temp1,temp2,temp3的定義范圍過小，改正之后，順利通過。這次作分頻器，