基于CPLD控制的聲信號發(fā)射系統(tǒng)設(shè)計

1、    基于CPLD控制的聲信號發(fā)射系統(tǒng)設(shè)計1引言在水下通信系統(tǒng)中，低功耗的聲信號發(fā)射電路設(shè)計對系統(tǒng)的作用距離遠(yuǎn)近及其精確度起著關(guān)鍵性的作用。介紹了一種利用CPLD控制的波形存儲方法，可以實現(xiàn)頻分和碼分兩種復(fù)用方式下的聲信號發(fā)射。經(jīng)過多次實驗驗證，該系統(tǒng)具有可行性。此外，在設(shè)計CPLD邏輯電路時，選用了Xilinx公司提供的XilinxISE62開發(fā)系統(tǒng)軟件，運用ModelTech公司的Modelsim對設(shè)計進行功能仿真。2器件介紹21XC2C128簡介Xilinx公司推出的CoolRunner-II系列中1 引言    在

2、水下通信系統(tǒng)中，低功耗的聲信號發(fā)射電路設(shè)計對系統(tǒng)的作用距離遠(yuǎn)近及其精確度起著關(guān)鍵性的作用。介紹了一種利用CPLD控制的波形存儲方法，可以實現(xiàn)頻分和碼分兩種復(fù)用方式下的聲信號發(fā)射。經(jīng)過多次實驗驗證，該系統(tǒng)具有可行性。此外，在設(shè)計CPLD邏輯電路時，選用了Xilinx公司提供的Xilinx ISE62開發(fā)系統(tǒng)軟件，運用Model Tech公司的Modelsim對設(shè)計進行功能仿真。2 器件介紹21 XC2C128簡介    Xilinx公司推出的CoolRunner-II系列中的XC2C128-7V0100。該器件采用第二代快速零功率(FZP)技術(shù)，以便在盡可能低的功耗

3、情況下提供最佳的性能，如：采用18 V的內(nèi)核電壓，可提供300MHz的性能，且耗功小于100A。另外，該器件還具有體積小，價格低和穩(wěn)定度高等優(yōu)點，符合信號發(fā)射系統(tǒng)要求。XC2C128包含了16個內(nèi)部互聯(lián)功能塊(AIM)，每個AIM能為功能塊提供40個輸入，每個功能塊包含16個宏單元，這些宏單元同時包含大量的配置寄存器。另外，這些寄存器能被全局預(yù)置和復(fù)位，也可被提前設(shè)置成D或T觸發(fā)器，有多種時鐘信號，分別為全局或部由路服務(wù)。例如在同步時?？赏瑫r應(yīng)用3個不同的時鐘信號。    XC2C128的主要特性如下：    采用15 V、18 V、

4、25 V、3 V、3.3 V等電源供電，內(nèi)部有兩個BANK，因而允許采用不同電壓供電而無需電壓轉(zhuǎn)換器；    18 V供電時，靜態(tài)電流可低至25A；    采用RealDigital CPLD技術(shù)和先進的低功耗高速可編程邏輯技術(shù)，靜態(tài)功耗可低至33W；    帶有輸入滯回和可編程地(GND)，提高了高速IO信號完整性；    帶有多種LVCMOS、HSTL和SSTLI/O，其靈活的I/O可支持多種器件接口；    采用通用的JTAG接口；

5、0;   片延時僅5 ns；    帶有雙邊緣觸發(fā)器，因而速度更快；    具有4級設(shè)計保密功能。     設(shè)計CPLD邏輯電路時，選用Xilinx公司提供的XilinxISE62開發(fā)系統(tǒng)軟件。ISE是集成綜合環(huán)境的簡稱，是XilinxFPGACPLD的綜合性集成設(shè)計平臺，該平臺集成了從設(shè)計輸入、方針、邏輯綜合、布局布線與實現(xiàn)、時序分析、器件下載與配置、功率分析等幾乎所有設(shè)計流程所需的工具，加快了CPLD設(shè)計開發(fā)進程。CPLD邏輯電路采用VHDL輸入方式設(shè)計，具有很強的可讀性

6、和可移植性，便于后續(xù)修改。完成電路設(shè)計后，運用Model Tech公司的ModlelSim對設(shè)計進行功能仿真，驗證電路功能是否符合設(shè)計要求。圖1給出CPLD電路連接原理。22 波形存儲器    波形存儲器主要用來存放預(yù)先生成的抽樣波形數(shù)據(jù)。這里選用SGS-THOMSON公司生產(chǎn)的M27C64A。因為該器件是一種低電壓、低功耗的8x8K EEPROM；編程電壓為125 V，具有高速編程的特點，特別適應(yīng)于電池供電系統(tǒng)。圖2給出其電路連接原理。3 系統(tǒng)設(shè)置31 硬件電路設(shè)計    圖3給出一個信號發(fā)射電路的總體框圖。在CPLD設(shè)計中，分頻電

7、路的輸出頻率作為地址發(fā)生器的時鐘。但是，考慮到地址發(fā)生器的時鐘要和預(yù)存的波形數(shù)據(jù)采樣頻率相一致，而波形存儲器的存儲容量有限，當(dāng)采樣頻率為500kHz時，采樣的波形數(shù)據(jù)量較合適，因此需要設(shè)計16分頻電路，該分頻電路對頻率為8 MHz的晶體振蕩器分頻。同時，根據(jù)波形存儲器地址端引腳個數(shù)，設(shè)計了13位的地址發(fā)生器。由此，依據(jù)CPLD的設(shè)計流程，在ISE62中完成16分頻電路、13位地址發(fā)生器電路的設(shè)計，并產(chǎn)生同步脈沖信號和信號發(fā)射電路中各個器件的控制信號。    因為發(fā)射的信號是模擬信號，而波形存儲電路輸出的波形數(shù)據(jù)是數(shù)字信號，這樣就不可避免地要進行數(shù)字信號到模擬信號的轉(zhuǎn)換，DA轉(zhuǎn)換電路就是完成該功能的電路。信號發(fā)射電路DA轉(zhuǎn)換器選擇的是由ADI公司生產(chǎn)的AD5330。該器件是一款帶有微處理器、小體積、可與S