CPLD原理-李榮

1、 南 京 理 工 大 學(xué)畢業(yè)設(shè)計說明書(論文)作 者:李榮學(xué) 號：0901170129學(xué)院(系):機(jī)械工程學(xué)院專 業(yè):測控技術(shù)與儀器題 目:CPLD概述牛國柱指導(dǎo)者： (姓 名) (專業(yè)技術(shù)職務(wù))評閱者： (姓 名) (專業(yè)技術(shù)職務(wù)) 2012 年 3 月101、 CPLD原理CPLD (Complex Programmable Logic Device)直譯的話稱為復(fù)雜可編程邏輯芯片。它也屬于大規(guī)模集成電路LSI (Large Scale Integrated Circuit)里的專用集成電路ASIC (Application Specific Integrated Circuit)。適合控

2、制密集型數(shù)字型數(shù)字系統(tǒng)設(shè)計，其時延控制方便。復(fù)雜的可編程邏輯器件CPLD規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。CPLD有五個主要部分：邏輯陣列塊、宏單元、擴(kuò)展乘積項、可編程連線陣列和I/O控制塊。 1邏輯陣列塊（LAB） 一個邏輯陣列塊由16個宏單元的陣列組成，多個LAB通過可編程陣列(PIA)和全局總線連接在一起。如圖5.1全局總線從所有的專用輸入、I/O引腳和宏單元饋入信號。對于每個LAB有下列輸入信號。來自作為通用邏輯輸入的PIA的36個信號全局控制信號，用于寄存器輔助功能從I/O引腳到寄存器的直接輸入通道2宏單元MAX7000系列中的宏單元由3個功能塊組成：邏輯陣列、乘積項選擇矩陣

3、和可編程寄存器。各部分可以被獨(dú)自配置為時序邏輯和組合邏輯工作方式。其中邏輯陣列實(shí)現(xiàn)組合邏輯，可以為每個宏單元提供5個乘積項。乘積項選擇矩陣分配這些乘積項作為到“或門”和“異或門”的主要邏輯輸入，以實(shí)現(xiàn)組合邏輯函數(shù)，或者把這些乘積項作為宏單元中寄存器的輔助輸入：如清零、置位、時鐘和時鐘使能控制。每個宏單元中的觸發(fā)器可以單獨(dú)地編程為具有可編程時鐘控制的D、T、JK或RS觸發(fā)器的工作方式。觸發(fā)器的時鐘、清零輸入可以通過編程選擇使用專用的全局清零和全局時鐘，或使用內(nèi)部邏輯（乘積項邏輯陣列）產(chǎn)生的時鐘和清零。觸發(fā)器也支持異步清零和異步置位功能，乘積項選擇矩陣分配乘積項來控制這些操作。如果不需要觸發(fā)器，也

4、可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I/O引腳，以實(shí)現(xiàn)組合邏輯工作方式。 3擴(kuò)展乘積項每個宏單元的一個乘積項可以反相回送到邏輯陣列。這個“可共享”的乘積項能夠連到同一個LAB中的任何其它乘積項上。盡管大多數(shù)邏輯函數(shù)能夠用每個宏單元中的5個乘積項實(shí)現(xiàn)，但在某些復(fù)雜的邏輯函數(shù)中需要附加乘積項。為提供所需的邏輯資源，可以利用另一個宏單元，MAX70000結(jié)構(gòu)也允許利用共享和并聯(lián)擴(kuò)展乘積項，這兩種擴(kuò)展項可作為附加的乘積項直接送到本LAB的任意宏單元中。利用擴(kuò)展項可保證在實(shí)現(xiàn)邏輯綜合時，用盡可能少的邏輯資源實(shí)現(xiàn)盡可能快的工作速度。1)共享擴(kuò)展項每個LAB有多達(dá)16個共享擴(kuò)展項。共享擴(kuò)展項就是由

5、每個宏單元提供一個未投入使用的乘積項，并將它們反相后反饋到邏輯陣列，便于集中使用。每個共享擴(kuò)展項可被LAB內(nèi)任何（或全部）宏單元使用和共享，以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)。圖5.3給出了共享擴(kuò)展項是如何饋送到多個宏單元的。2)并聯(lián)擴(kuò)展項 并聯(lián)擴(kuò)展項是一些宏觀單元中沒有使用的乘積項，并且這些乘積項可分配到鄰近的宏單元去實(shí)現(xiàn)快速復(fù)雜的邏輯函數(shù)。并聯(lián)擴(kuò)展項允許多達(dá)20個乘積項直接饋送到宏單元的“或”邏輯，其中5個乘積項是由宏單元本身提供的，15個并聯(lián)擴(kuò)展項是由LAB中鄰近宏單元提供的。每個LAB有兩組宏單元，每組含有8個宏單元（例如，一組為18，另一組為916）。在LAB中形成2個出借或借用并聯(lián)擴(kuò)展項的鏈。一

6、個宏單元可以從較小編號的宏單元中借用并聯(lián)擴(kuò)展項。例如，宏單元8能夠從宏單元7，或從宏單元7和6，或從宏單元7、6和5中借用并聯(lián)擴(kuò)展項。在有8個宏單元的每個組中，最小編號的宏單元僅能出借并聯(lián)擴(kuò)展項；而最大編號的宏單元僅能借用并聯(lián)擴(kuò)展項。如圖5.4給出了并聯(lián)擴(kuò)展項是如何從鄰近的宏單元中借用的。宏單元中不用的乘積項可分配給鄰近的宏單元。4可編程連線陣列PIA通過可編程連線陣列可將各LAB相互連接構(gòu)成所需的邏輯。這個全局總線是可編程的通道，它能把器件中任何信號源連到其目的地。所有MAX7000系列器件的專用輸入、I/O引腳和宏單元輸出均饋送到PIA，PIA可把這些信號送到整個器件內(nèi)的各個地方。只有每個

7、LAB所需的信號才真正給它布置從PIA到該LAB的連線，如圖5.5是PIA信號布線到LAB的方式。5I/O控制塊 I/O控制塊允許每個I/O引腳單獨(dú)地配置成輸入/輸出和雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器，它能由全局輸出使能信號中的一個控制，或者把使能端直接連接到地（GND）或電源（VCC）上。MAX7000系列器件的I/O控制框圖如圖5.6所示。MAX7000器件有6個全局輸出使能信號，它們可以由以下信號驅(qū)動：兩個輸出使能信號、一個I/O引腳的集合、一個I/O宏單元的集合，或者是它“反相”后的信號。 當(dāng)三態(tài)緩沖器的控制端接地（GND）時，其輸出為高阻態(tài)，而且I/O引腳可作為專用輸入

8、引腳。當(dāng)三態(tài)緩沖器的控制端接電源（VCC）時，輸出使能有效。 MAX7000結(jié)構(gòu)提供了雙I/O反饋，且宏單元和引腳的反饋是相互獨(dú)立的。當(dāng)I/O引腳配置成輸入時，有關(guān)的宏單元可以用于隱含邏輯。 CPLD即復(fù)雜可編程邏輯器件。早期CPLD是從GAL的結(jié)構(gòu)發(fā)展而來，但針對GAL的缺點(diǎn)進(jìn)行了改進(jìn)，如XilinX的XC9500系列器件、Lattice的ispLSI1032器件、Altera的MAX7000S系列器件等。 隨著復(fù)雜可編程邏輯器件密度的提高，數(shù)字器件設(shè)計人員在進(jìn)行大型設(shè)計時，既靈活又容易，而且產(chǎn)品可以很快進(jìn)入市場。許多設(shè)計人員已經(jīng)感受到CPLD容易使用、時序可預(yù)測和速度高等優(yōu)點(diǎn)，然而，在過去

9、由于受到CPLD密度的限制，他們只好轉(zhuǎn)向FPGA和ASIC。 。CPLD結(jié)構(gòu)在一個邏輯路徑上采用1至16個乘積項，因而大型復(fù)雜設(shè)計的運(yùn)行速度可以預(yù)測。因此，設(shè)計的運(yùn)行可以預(yù)測，也很可靠，而且修改設(shè)計也很容易。CPLD在本質(zhì)上很靈活、時序簡單、路由性能極好，用戶可以改變他們的設(shè)計同時保持引腳輸出不變。與FPGA相比，CPLD的I/O更多，尺寸更小。如今，通信系統(tǒng)使用很多標(biāo)準(zhǔn)，必須根據(jù)客戶的需要配置設(shè)備以支持不同的標(biāo)準(zhǔn)。CPLD可讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。這為系統(tǒng)設(shè)計人員帶來很大的方便，因為在標(biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進(jìn)行硬件設(shè)計，然后再修改代碼

10、以滿足最終標(biāo)準(zhǔn)的要求。CPLD的速度和延遲特性比純軟件方案更好，其成本低于ASIC，更靈活，產(chǎn)品也可以更快入市。2、 CPLD應(yīng)用幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備的一種技能。20世紀(jì)70年代，最早的可編程邏輯器件-PLD誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因為它的硬件結(jié)構(gòu)設(shè)計可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)PLD只能設(shè)計小規(guī)模電路這一缺陷，20世紀(jì)80年代中

11、期，推出了復(fù)雜可編程邏輯器件CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測控設(shè)備等方面。三 CPLD優(yōu)點(diǎn)n CPLD設(shè)計建模成本低，可在設(shè)計過程的任一階段添加設(shè)計或改變引腳輸出，可以很快上市。CPLD是屬于粗粒結(jié)構(gòu)的可編程邏輯器件。n CPLD具有豐富的邏輯資源，即邏輯門與寄存器的比例高和高度靈活的路由資源。n CPLD以群陣列（array of clusters）的形式排列，由水平和垂直路由通道連接起來。這些路由通道把信號送到器件的引腳上或者傳進(jìn)來，并且把CPLD內(nèi)部的邏輯群連接起來。 n CPLD的另一個好處是其軟件編譯快，因為其易于路由的結(jié)構(gòu)使得設(shè)計任務(wù)更加容易執(zhí)行。

12、 n CPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案在單個封裝內(nèi)集成了FLASH存儲器和CPLD，無須外部引導(dǎo)單元，從而可降低設(shè)計復(fù)雜性并節(jié)省板空間 .n CPLD和固定邏輯器件相比有自己的優(yōu)點(diǎn)。固定邏輯設(shè)計更適合大批量應(yīng)用，因為它們可更為經(jīng)濟(jì)地大批量生產(chǎn)。對有些需要極高性能的應(yīng)用，固定邏輯也可能是最佳的選擇。然而，可編程邏輯器件提供了一些優(yōu)于固定邏輯器件的重要優(yōu)點(diǎn)，包括：CPLD在設(shè)計過程中為客戶提供了更大的靈活性，.n CPLD不需要客戶支付高昂的NRE成本和購買昂貴的掩膜組，CPLD供應(yīng)商在設(shè)計其可編程器件時已經(jīng)支付了這些成本，并且可通過PLD產(chǎn)品線延續(xù)多年的生命期來分?jǐn)?/p>

13、這些成本。 n CPLD允許客戶在需要時僅訂購所需要的數(shù)量，從而使客戶可控制庫存。采用固定邏輯器件的客戶經(jīng)常會面臨需要廢棄的過量庫存，而當(dāng)對其產(chǎn)品的需求高漲時，他們又可能為器件供貨不足所苦，并且不得不面對生產(chǎn)延遲的現(xiàn)實(shí)。 n CPLD甚至在設(shè)備付運(yùn)到客戶那兒以后還可以重新編程。事實(shí)上，由于有了可編程邏輯器件，一些設(shè)備制造商現(xiàn)在正在嘗試為已經(jīng)安裝在現(xiàn)場的產(chǎn)品增加新功能或者進(jìn)行升級。要實(shí)現(xiàn)這一點(diǎn)，只需要通過因特網(wǎng)將新的編程文件上載到PLD就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯。 四CPLD發(fā)展的歷史 CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC

14、結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn) 20世紀(jì)70年代，最早的可編程邏輯器件-PLD誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因為它的硬件結(jié)構(gòu)設(shè)計可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ)PLD只能設(shè)計小規(guī)模電路這一缺陷，20世紀(jì)80年代中期，推出了復(fù)雜可編程邏輯器件-CPLD。目前應(yīng)用已深入

15、網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機(jī)床、航天測控設(shè)備等方面它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計和應(yīng)用成為電子工程師必備的一種技能。五、CPLD的現(xiàn)狀CPLD相對于FPGA而言，應(yīng)用較少。但CPLD提供了良好的可預(yù)測性，因而對于關(guān)鍵的應(yīng)用控制非常理想。早在1998年，

16、Altera、Lattice、Xilinx相繼推出各自的33 CPLD EPM7000AE系列、ispLSI2000VE系列、XC9500XL系列，攝大容量達(dá)到5I2個宏單元，最高速度可達(dá)到pin-to-pin延時4ns，系統(tǒng)速度200MHz。2000年5月30日，Altera公司正式將其已量產(chǎn)的高性能的EPMT000B系列推向市場，最小延時可達(dá)到pin-to-pin延時35ns，系統(tǒng)速度達(dá)285MHz，另外EPM7000B還可支持多種類型的I/O接口標(biāo)準(zhǔn)。Xilinx收購Philips的CPLD系列后，推出Coo1Runner CPLD第3代系列產(chǎn)品XPLA3，XPLA3系列產(chǎn)品結(jié)臺了快速零

17、驅(qū)動技術(shù)和超低供電(小于l00A )、高性能(Tpd=5ns)，其待機(jī)功耗僅為同類產(chǎn)品的千分之一。六、CPLD趨勢1、便攜式設(shè)備需求的增長，使得FPGA向低壓、低功耗發(fā)展。在采用深亞微米的半導(dǎo)體工藝后，器件在性能提高的同時，價格也在逐步降低。2、為增強(qiáng)市場競爭力，各大廠商都在積極推廣其知識產(chǎn)權(quán)IP庫。這些核心庫都是預(yù)定義的、經(jīng)過測試和驗證的、優(yōu)化的、可保證正確的功能。設(shè)計人員可以利用這些現(xiàn)成的IP庫資源，高效準(zhǔn)確的完成復(fù)雜片上的系統(tǒng)設(shè)計。3、SOPC時代將會到來。系統(tǒng)級可編程SOPC技術(shù)進(jìn)步之處在于它既有嵌入的處理器、I/O支持電路，也有PLD。嵌入的處理器可以是軟核，也可以是硬核。 4、AS

18、CI和PLD出現(xiàn)相互融合。正是由于標(biāo)準(zhǔn)邏輯ASIC芯片和PLD/FPGA各自的特點(diǎn)，使FPGA和ASIC走到一起，互相融合，取長補(bǔ)短。Altera公司生產(chǎn)的HardCopyII系列。在大批量生產(chǎn)時，采用HardCopy II結(jié)構(gòu)化ASIC替換StartixII FPGA可以降低生產(chǎn)成本。5、可編程邏輯器件嵌入標(biāo)準(zhǔn)單元。朗訊微電子公司推出的ORCA3+產(chǎn)品家族，它將FPGA和ASIC結(jié)合在一起。它讓設(shè)計人員將雙方的優(yōu)點(diǎn)結(jié)合在一起，去掉FPGA的一些功能，減少成本和開發(fā)時間，并增加靈活性。 6、 ASIC嵌入可編程邏輯單元Actel與ASIC制造商結(jié)盟，為SoC設(shè)計提供嵌入式FPGA IP。該結(jié)盟目前已經(jīng)推出第一套支持其嵌入FPGA策略的產(chǎn)品系列VariCore。七、CPLD世界頂級公司及其產(chǎn)品Altera 公司世界最大的可編程邏輯器件供應(yīng)商之一。主要PLD產(chǎn)品有：MAX3000/7000/9000、FELX 6K/8K/10K、 ACEX1K、APEX20K、Cyclone、Stratics等系列。其中Cyclone、Stratics系列器件是SOPC器件。開發(fā)工具M(jìn)axplusII/QuartusII是一種相當(dāng)成功的CPLD開發(fā)平臺。在我國高校中使用面很大。對A