基于FPGA的FSK調制解器器設計

1、長春理工大學畢業(yè)設計摘要以往的移頻鍵控調制解調器采用“固定功能集成電路+連線”方式設計，集成塊多，連線復雜，容易出錯，且體積較大。為解決上述問題，本文在EDA技術開發(fā)平臺MAX+plus II上設計實現了一種新型的2FSK信號調制解調器,利用m序列的隨機性和確定性來產生輸入基帶信號,用分頻器把時鐘信號分頻成兩個不同頻率的信號。詳細介紹了基于FPGA的2FSK信號發(fā)生器的設計方法,提供了VHDL源代碼在MAX+plus II環(huán)境下的仿真結果。本設計采用的是Lattice公司的 FPGA 芯片，它有效地縮小了系統的體積，降低了成本，且電路簡潔，增加了系統的可靠性。由于所用的器件在信號處理過程中有一

2、定的延遲，所以不可避免的出現信號失真。這在實際應用中也是不可避免的。采用更好的調制解調方法和改進器件的信號處理速度可以使信號延遲得到改善。關鍵字：現場可編程門陣列 移頻鍵控 調制解調器 可移植性AbstractThe method of integrated circuits of fixed function with lines had been adopted, but there are many integrated units, cmplicated lines, large volume in this system ,which makes errors easily. To

3、resolve the problem, I design and achieve a new FSK modem based on EDA technology development platforms of MAX+plus II,and use pseu-do-random sequence to generate the importation of base-band signal,with crossover frequency of the clock signal into two different frequency signals.Provided details on

4、 the FPGA-based FSK signal generator design and simulation results with VHDL source code provided in the MAX+plus II environment. Because those devices used in the system always delay during the signal processing process, it is inevitable that the signal would be distortion. It is also inevitable in

5、 the practical application. In order to improve the system, using better modulation methods and improving the signal processing speed of the devices are helpful.Keywords: FPGA FSK Modem Portability目錄第一章 緒 論11.1 課題背景及本文研究意義11.2 FSK應用現狀411.2.1藍牙(Bluetooth)通信設備11.2.2醫(yī)學植入微電子器件11.2.3低速調制解調器511.2.4鐵路信號控制系

6、統中的移頻自動閉塞系統611.2.5便攜式消費電子11.3 本文內容1第二章 FPGA的設計基礎12.1 FPGA簡介12.2 EDA設計平臺選擇12.2.1 設計輸入12.2.2 項目編譯12.2.3 項目校驗12.2.4 器件編程12.3硬件描述語言的選擇1第三章 系統方案設計13.1系統的性能指標13.2系統實現原理13.3 2FSK若干種調制方式比較13.3.1用小邏輯器件實現13.3.2 用2ASK的調制方案來實現2FSK調制13.3.3 用可編程邏輯器件設計2FSK調制器13.3.4 幾種方案的性能比較13.4 調制系統的設計13.5 解調系統的設計1第四章 軟件設計及仿真14.1

7、 2FSK調制程序及仿真圖14.1.1 2FSK調制VHDL程序14.1.2 2FSK調制仿真圖及注釋14.2 2FSK解調程序及仿真圖14.2.1 2FSK解調VHDL程序14.2.2 2FSK解調仿真圖及注釋1第五章 總結1致謝1參考文獻131第一章 緒 論本章闡述通信系統中數字信號傳輸研究背景、FSK應用現狀、本文研究意義以及本文的主要工作，明確指出了當今通信系統所面臨的問題以及數字通信系統的若干優(yōu)點，數字通信傳輸的發(fā)展方向和發(fā)展前景。 1.1 課題背景及本文研究意義背景：通信按照傳統的理解就是信息的傳輸與交換，其中信息可以用標記、符號、聲音或圖像來表示。在當今社會，通信與傳感、計算機技

8、術緊密結合,成為整個社會的“高級神經中樞”。沒有通信，人類社會將不可以想象的。一般來說，整個社會的生產力水平要求與之相適應。如果整個社會的通信水平跟不上，社會成員之間的合作程度也會受到影響，社會生產力的發(fā)展也必然最終受到限制。電通信的歷史并不長,至今不過只有160年的時間。一般把1838年有線電報的發(fā)明作為開始使用電通信的標志,但那時的通信距離只有70km。1876年發(fā)明的有線電話被稱為是現代通信的開端。1878年世界上的第一個人工交換局只有21個用戶。無線電報于1896年實現,它開創(chuàng)了無線電通信發(fā)展的道路。1906年電子管的發(fā)明迅速提高了無線通信及有線通信的水平。伴隨著通信技術的發(fā)展,通信科

9、學在20世紀30年代起獲得了突破性的進展,先后形成了脈沖編碼原理、信息論、通信統計理論等重要理論體系。1934年美國學者李佛西提出脈沖編碼調制(PCM)的概念，從此之后通信數字化的時代應該說已經開始了，而50年代以來，由于晶體管和集成電路的問世，不僅模擬通信獲得高速發(fā)展，而且促成了具有廣闊前景的數字通信的形成。在通信種類上，相繼出現了脈碼通信、微波通信、衛(wèi)星通信、光纖通信、計算機通信等。特別是通訊技術與計算機技術的結合,正在以前所未有的力度促進通信網、計算機網和綜合業(yè)務網的發(fā)展?？傊?，在這些因素的帶動下，數字通信高速發(fā)展了起來1。隨著時代的發(fā)展，用戶不再滿足于聽到聲音，而且還要看到圖像；通信終

10、端也不局限于單一的電話機，而且還有傳真機和計算機等數據終端?，F有的傳輸媒介電纜、微波中繼和衛(wèi)星通信等將更多地采用數字傳輸。而這些系統都使用到了數字調制技術。而且從電子時代初期開始，隨著技術的不斷發(fā)展，本地通訊與全球通訊的之間壁壘被打破，從而導致我們世界變得越來越小，人們分享知識和信息也更加容易。貝爾和馬可尼可謂通訊事業(yè)的鼻祖，他們所完成的開拓性工作不僅為現代信息時代奠定了基礎，而且為未來電訊發(fā)展鋪平了道路。而且，通信事業(yè)正蓬勃發(fā)展，有廣闊的情景。可見，通信已與我們的生活密不可分。通信傳輸的方式有多種多樣。傳統的本地通訊借助于電線傳輸，因為這既省錢又可保證信息可靠傳送。而長途通訊則需要通過無線電

11、波傳送信息。無線電通信在現代通信中占有及其重要的地位，被廣泛應用于商業(yè)、氣象、運輸、民用等領域。例如,藍牙技術,它可在世界上的任何地方實現短距離的無線語音和數據通信2。無線電以電磁波的形式在空間中傳播的，為了延長傳輸距離，減少噪聲干擾，提高信道利用率以及保護信號接受質量，發(fā)射信號采用不同的調制體制并在不同的信道上傳送。這就不僅在系統硬件設備方面有所浪費，而且從傳送信息的準確性考慮，由于氣象條件、高大建筑物以及其他各種各樣的電磁干擾，往往所采取的措施并不能保證了信息傳送的確定性。隨著現代科學技術的發(fā)展,目前使用的最為廣泛的是電通信方式,即電信號攜帶所需要傳遞的消息,然后經過電信道進行,達到通信的

12、目的。之所以使用電通信方式是因為這種方式能使消息幾乎在任意的通信距離上實現迅速而有準確的傳遞。因此，如今所說的“通信”這一術語一般就是指電通信。各種消息在轉換成電信號的時候，消息與電信號之間必須建立單一的對應關系，否則接收端就無法得到原來的消息。通常，消息被載荷在電信號的一個參量上，如果電信號的該參量攜帶著離散消息，則該參量必將是離散取值。這樣的信號就稱為數字信號。如果電信號的參量連續(xù)取值，則這樣的信號就稱為模擬信號2。點對點之間建立的通信系統是通信的最基本形式,其模型可用圖1.1表示3。圖1.1通信系統的一般原理圖意義：以往的移頻鍵控調制解調器采用“固定功能集成電路+連線”方式設計，集成塊多

13、，連線復雜，容易出錯，且體積較大。為解決上述問題，本文介紹了一種基于現場可編程門陣列FPGA芯片來設計移頻鍵控FSK調制解調器的基本方法，用VHDL語言來描述硬件的行為硬件不同時描述的方式就不一樣，每一款芯片都有其獨特的設計，我們在編寫程序的時候要嚴格根據硬件的物理構成來編寫對應的程序，使其完成我們所預想的功能。1.2 FSK應用現狀4頻移鍵控(FSK)調制解調方式的應用比較廣泛，尤其是在數據率較低、數據量比較小、短距離傳輸的無線通信領域。目前，針對FSK信號在這些領域的應用，國內外己經有大量的研究成果。1.2.1藍牙(Bluetooth)通信設備 藍牙(Bluetooth)是應用FSK調制解

14、調的一個重要領域之一。藍牙可替代短距離線纜，實現在移動電話、便攜式電腦和其他電子裝置間的無縫線連接。它具有成本低、功耗低、體積小的特點。藍牙技術的目標是用無線技術連接所有的移動電子設備，進而形成一種個人身邊網絡，使得其范圍內的各種信息化的移動和便攜設備都能實現資源共享?？梢姡{牙應用的市場需求是非常廣闊的，越來越多的藍牙芯片會投入生產，越來越多的旅館、郵局、高爾夫球場、飛機場、商場、會議中心和商業(yè)領域都在采用藍牙技術。1.2.2醫(yī)學植入微電子器件FSK解調方式的另外一個前景廣闊的應用領域是在醫(yī)學植入微電子器件領域。國外早在19世紀初就研究出了電子心率計。而現在，越來越多的病人已經受益于可植入微

15、電子器件(IMD, Implantable Microelectronic Devices)的先進技術，尤其是在藥物或者物理手段不起作用的疾病和身體缺陷治療方面。自1960年以來，作為應用最廣泛的IMD，全世界己經有超過200萬個心臟起搏器植入了人體，每年大約25萬人需要替換新的起搏器。另外，據世界衛(wèi)生組織WHO的資料顯示，全球至少有25億人有聽覺神經損傷，其中的絕大多數人都可能接受耳蝸植入，這是一項最普通的神經修復方法。其次，目前有1億8千萬人遭受著嚴重的視覺損傷，其中有4500萬人完全失明。2002年第一個永久性微電子視網膜修復植入器件已經在南加利福利亞大學獲得成功?？梢姡t(yī)學植入微電子器

16、件的應用前景是極其可觀的，它對低功耗、高集成度的要求也是極其苛刻的。1.2.3低速調制解調器5根據CCITT協議，在公用電話網上傳輸的非話音業(yè)務有傳真、計算機數據通信等多種，非話音信號常調制成頻移鍵控信號?，F在，便攜計算機通過調制解調器接入互聯網絡的應用已經非常普遍。低速調制解調器的傳輸速率通常為600b/s或者1200b/s，用于異步傳輸，頻移鍵控就特別適用于這種低速調制解調應用場合。對于高速調制解調器，通常采用相移鍵控(PSK)或幅相調制(PAM)。1.2.4鐵路信號控制系統中的移頻自動閉塞系統6由于二進制頻移鍵控信號即是指傳號(發(fā)送1)時發(fā)送一種頻率，空號(發(fā)送0)時發(fā)送另一頻率，在傳號

17、和空號兩種不同頻率信號時，都有足夠的信號幅度，所以不致因為噪聲產生誤碼，抗噪聲能力比較強。而且，它本身就是調頻信號，具有抗干擾能力強的優(yōu)點。這些特點正好可以被應用到高噪聲底部的鐵路信號控制中的移頻自動閉塞系統中。1.2.5便攜式消費電子低成本、短距離無線系統的快速發(fā)展，要求將盡可能多的功能集成到單一芯片中。使用單一低電源電壓的系統，如手機、PDA、3G無線終端等大量的可攜帶設備，其較長工作周期、無持續(xù)供電電源等因素，也迫切需要進行低功耗低電壓的設計。而數字FSK解調器，正適用于這些低電壓系統的解調，且更容易和其它模擬部分一起被集成到單片芯片中?？梢姡現SK解調器在短距離、低數據率、低功耗的無線

18、通信領域中，具有廣闊的應用前景。1.3 本文內容本文以數字通信為背景，在EDA技術開發(fā)平臺MAX+plus II設計實現了一種新型的2FSK信號調制解調器,利用m序列的隨機性和確定性來產生輸入基帶信號,用分頻器把時鐘信號分頻成兩個不同頻率的信號。詳細介紹了基于FPGA的2FSK信號發(fā)生器的設計方法,提供了VHDL源代碼在MAX+plus II環(huán)境下的仿結果。具體內容如下：第一章闡述通信系統中數字信號傳輸研究背景、現狀以及發(fā)展方向，明確指出了當今通信系統所面臨的問題以及數字通信系統的若干優(yōu)點，數字通信傳輸的發(fā)展方向和發(fā)展前景。 第二章對FPGA器件，VHDL語言，MAXPLUSII仿真軟件進行了

19、簡要的介紹。第三章對系統方案進行了論述。詳細介紹了基于FPGA的2FSK信號發(fā)生器的設計方法,第四章提供了VHDL源代碼在MAX+plus II環(huán)境下的仿真結果。第五章總結該畢業(yè)設計。第六章致謝。第二章 FPGA的設計基礎2.1 FPGA簡介目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現代 IC 設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數學方程式。在大多數的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸

20、發(fā)器（Flipflop）或者其他更加完整的記憶塊。 系統設計師可以根據需要通過可編輯的連接把FPGA內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。 FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，而且消耗更多的電能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設計的開發(fā)是在普通的FPGA上完成的，然后將設計轉移到一個類似于ASI

21、C的芯片上。另外一種方法是用CPLD（復雜可編程邏輯器件備）。 早在1980年代中期，FPGA已經在PLD設備中扎根。CPLD和FPGA包括了一些相對大數量的可以編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。 CPLD和FPGA的主要區(qū)別是他們的系統結構。CPLD是一個有點限制性的結構。這個結構由一個或者多個可編輯的結果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結果是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻復雜的多。CPLD和FP

22、GA另外一個區(qū)別是大多數的FPGA含有高層次的內置模塊（如加法器和乘法器）和內置的記憶體7。一個因此有關的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統內重新配置。允許他們的設計隨著系統升級或者動態(tài)重新配置而改變。一些FPGA可以讓設備的一部分重新編輯而其他部分持續(xù)正常運行。FPGA設計流程圖如圖2.1所示。圖2.1 FPGA設計流程圖2.2 EDA設計平臺選擇Altera 公司的 MAXPLUS2 開發(fā)系統是一個完全集成化、易學易用的可編程邏輯設計系統。它可以在多種平臺上運行。它擁有開放的界面，可與其他工業(yè)標準的設計輸入、綜合與校驗工具相連接。其設計輸入、處理和校驗功能集成在統一的開發(fā)環(huán)

23、境下8。MAXPLUS2采用自頂向下的設計方法，設計流程為設計輸入項目編譯項目校驗器件編程。2.2.1 設計輸入 MAXPLUS2 軟件的設計輸入方法很多，主要有以下三種：原理圖輸入、文本輸入和波形輸入。文本設計輸入方法主要用來實現以 AHDL 語言形式或 VHDL 語言形式書寫的文件。MAXPLUS2 波形編輯器用于建立和編輯波形文件。 Compiler先進的波形綜合算法根據用戶定義的輸入及輸出波形自動生成邏輯關系。Compiler 自動為狀態(tài)機分配狀態(tài)位和狀態(tài)變量。2.2.2 項目編譯 MAXPLUS2 編譯器可以檢查項目中的錯誤并進行邏輯綜合，將項目最終設計結果加載到 Altera 器件

24、中去，并為模擬和編程產生輸出文件。 2.2.3 項目校驗2.3 項目校驗 設計校驗過程包括設計仿真和定時分析，作用是測試邏輯操作和設計的內部定時， MAXPLUS2仿真器可以對編譯期間生成的二進制仿真網表進行功能、定時的仿真。 2.2.4 器件編程 器件的編程是指 MAXPLUS2 Programmer 使用 Compiler生成的編程文件對 Altera 器件編程。編程過程可通過配套的編程適配器連接微機到應用板的 JAG接口上來實現 9。2.3硬件描述語言的選擇在對isp器件的編程過程中，我們可以選用幾種語言編寫，比如ABEL-HDL，VHDL語言，Verilog HDL、AHDL等。下面我

25、對這幾種硬件描述語言進行介紹。(1) ABEL-HDL是由美國DATA I/O公司研制開發(fā)的一種邏輯設計硬件描述語言，該語言適用于各種不同規(guī)模的可編程邏輯器件的設計，其基本單位為模塊，一項設計可用一個模塊，也可以用多個模塊組成。(2) AHDL是一種模塊化的高級語言，它完全集成于MAX+PLUS2系統中，特別適合于描述復雜的組合邏輯、組運算、狀態(tài)機和真值表。(3) Verilog HDL最初是于1983年由Gateway Design Automation公司為其模擬器產品開發(fā)的一種硬件描述語言。那時它只是一種專用語言。由于他們的模擬、仿真器產品的廣泛應用，Verilog HDL作為一種便于使

26、用且實用的語言逐漸被眾多設計者所接受，且于1995年成為IEEE Std1364-1995。Verilog HDL用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。它具有以下描述能力：設計的行為特性、設計的數據流特性、設計的結構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產生機制。此外，Verilog HDL語言提供了編程語言接口，有混合方式建模能力，如圖2.2示。開關RTL門門開關算法圖2.2 混合設計層次建模 (4) VHDL是Very-High-Speed Integrated Circuit Hardware Language 的縮寫，最初是美國國防部為其超高速集成電路研究

27、計劃（VHSIC）提出的硬件描述語言，作為個合同商之間提交復雜電路設計文檔的一種標準方案。它在1987年成為IEEE標準。VHDL作為EDA的重要組成部分，提供了借助計算機進行數字系統設計的一種很好的手段，用VHDL設計有許多優(yōu)點，它的硬件描述能力強，可以用于從門級、電路級直至系統級的描述、仿真、綜合和調試。利用VHDL豐富的仿真語句和庫函數，對大系統在設計的早期可在遠離門級的高層次上進行模擬，以利于設計者確定整個設計的結構和功能的可行性。VHDL強大的行為描述能力和程序結構，使其具有支持大規(guī)模設計進行分解，以及對已有的設計進行再利用的功能，運用VHDL設計系統硬件具有相對獨立性，設計時沒有嵌

28、入與工藝有關的信息，對硬件的描述與具體的工藝技術和硬件結構無關；當門級或門級以上的描述通過仿真檢驗以后，再用相應的工具將設計映射成不同的工藝，這使硬件實現的目標器件有很寬的選擇范圍，并且修改電路與修改工藝相互之間不會產生不良影響。一個完整的VHDL程序通常包括實體（Entity）、結構體（Architecture）、配置（Configuration）、程序包（Package）和庫（Library）五個部分。其基本結構如圖2.3所示10。圖2.3 VHDL程序的結構（5）VHDL與ABEL-HDL、Verilog HDL、AHDL的描述能力比較通過前面的介紹，我們了解了三種語言的基本功能，我們知

29、道VHDL和Verilog HDL作為被IEEE所采用的兩種工業(yè)標準硬件描述語言，得到了眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言，它們相對于ABEL-HDL語言、AHDL語言的功能更加強大。而且VHDL語言很早就成為IEEE標準，成為系統描述的國際公認標準，得到眾多EDA公司的支持。VHDL語言覆蓋面廣，描述能力強，能支持硬件的設計、驗證、綜合和測試；VHDL標準、規(guī)范，語法較為嚴格，采用VHDL的設計便于復用和交流，VHDL所具有的內屬描述語句和子程序調用等功能，使設計者對完成的設計，不必改變源程序，只需改變內屬參數或函數，就可以改變設計的規(guī)模與結構11；VHDL

30、語言的還可以描述與工藝相關的信息，工藝參數可以通過設計文件語言參數來調整，不會因工藝發(fā)展與變化而使VHDL設計過時，設計的生命周期與其他設計相比是很長的。所以我選用VHDL語言。第三章 系統方案設計3.1 系統的性能指標通信系統的重要性能指標是有效性和可靠性11。模擬信號的有效性是指有效帶寬，可靠性是指信噪比。而數字通信系統的有效性指標其實就是指的系統有信息傳輸速率，通常用碼元速率或信號速率來表示，可靠性是指數字信號傳輸過程中的信息差錯率，通常用誤信率或誤碼率來表示。我們通常按碼元數量來看信息，且碼元攜帶有一定的信息量，因此我們常用碼元速率和誤碼率來衡量傳輸質量。碼元速率指的是單位時間傳輸的碼

31、元數，單位為碼元/s，又稱波特，簡記為Bd，誤碼率指的是錯誤碼元數與傳輸總碼元數之比，差錯率越小，通信的可靠性越高。數字通信系統對信號接受的準確性要求很高，要求信息傳輸具有足夠低的誤碼率。因此，數字信號要求在信源端進行糾錯編碼，相應的在信宿端進行糾錯解碼11。文中的2FSK調制系統的碼元速率是1.2 kKz。由于這個設計只是一種模擬類型的設計，沒有涉及到信號接受，而且一般通信系統的誤碼率很低，需要做大量的工作，反復觀察才可以得到，而且在試驗室的條件下，各種儀器都比較精密，基本上也沒有噪聲干擾，誤碼率難以觀察，因此很難給出具體的測試標準和參量，所以在這里我就不計算它的誤差。當然，在實際的應用中，

32、噪聲干擾是不可以避免的，一定要注意。3.2系統實現原理二進制頻移鍵控是利用載波的頻率變化來傳遞數字信息，是信息傳輸中使用得較早的一種調制方式,它的主要優(yōu)點是: 實現起來較容易,抗噪聲與抗衰減的性能較好，在中低速數據傳輸中得到了廣泛的應用。在二進制情況下，“1”對應載波頻率f1,“0”對應于載波頻率f2。二進制頻移鍵控如兩個不同頻率交替發(fā)送的ASK信號。因此以調信號的時域表達式3.2為12 S（t）=ag(t-nT)coswt+g(t-nT)coswt （式3.2）這里 =2, =2 2FSK信號的波形如圖3.1示，由于2FSK可以看成是兩個不同頻率交替發(fā)送的ASK信號，所以圖3.1中所示的波形

33、可以分解為圖3.2中（a）和(b)所示的兩組波形13。圖3.1 2FSK信號波形圖(a) (b)圖 3.2 波形分解圖2FSK信號的調制可以看成是兩個2ASK信號對應相加。在2FSK調制過程中，二值數字“1”用頻率為f1的載波信號表示，二值數字“0”用頻率為f2的載波信號表示。因此，可以得到2FSK信號的調制原理圖如圖3.3示14。載波f1載波f2數字信號信號輸出圖 3.3 2FSK調制原理由于2FSK可以看作是兩個ASK信號對應相加，所以和ASK的解調方式一樣，2FSK的解調方式可以采用如圖3.4所示的相干解調方法。當然，2FSK也可以采用非相干解調方法，在這里就不一一講述了15。帶通濾 波

34、器W1抽樣脈沖帶通濾 波器W2相乘器低通 濾波器低通 濾波器相乘器抽樣判決器輸出輸入coswcosw圖3.4 2FSK的相干解調3.3 2FSK若干種調制方式比較數字調制同時也是數字信號頻分復用的基本技術， 數字調制與模擬調制都屬于正弦波調制，但是，數字調制是調制信號為數字型的正弦波調制，因而數字調制具有自身的特點，一般說來數字調制技術分為兩種類型：一是把數字基帶信號當作模擬信號的特殊情況來處理；二是利用數字信號的離散取值去鍵控載波，從而實現數字調制。后一種方法通常稱為鍵控法。例如可以對載波的振幅、頻率及相位進行鍵控，便可獲得振幅鍵控(ASK)、移頻鍵控（FSK)、移相鍵控(PSK)等調制方式

35、。移頻鍵控(FSK)是數字信息傳輸中使用較早的一種調制形式，它由于其抗干擾及衰落性較好且技術容易實現，因而在集散式工業(yè)控制系統中被廣泛采用。 3.3.1用小邏輯器件實現根據2FSK的調制原理，我們可以將2FSK調制器分為以下幾個部分：隨機信號產生器、正弦信號發(fā)生器、反相器、相乘器和相加器。現在的小邏輯器件功能齊全，完全可以用小邏輯器件來完成上述幾個模塊的設計。我選用了幾種簡單的器件來實現。（1）用幾個D觸發(fā)器來做一個隨機信號產生器，或者用一個移位器件來產生隨機信號；（2）正弦信號就可以用一個正弦波振蕩器來完成，或者用一個同步脈沖經過分頻器分頻，然后經過帶通濾波器進行濾波后，就可得到正弦波了；（

36、3）反相器是一種簡單的邏輯器件，可采用非門；（4）相乘器就可以用兩個與非門來實現，兩個信號經過兩次與門就成了兩信號相乘；（5）一個或門就相當于相加器。當然，以上各個部分也可以用其它方法和邏輯器件來實現，我就只說了一些比較簡單的方法 。將以上各個部件根據2FSK的調制原理結合起來就可以實現2FSK調制了。結構圖如圖3.5示。隨機信號振蕩器w1相乘器相乘器振蕩器w2相加器反相器2FSK信號圖3.5 小邏輯器件組成2FSK調制器由于小邏輯器件比較容易生產，而且價格比較便宜，所以可以很方便的實現2FSK的調制。但是，由于小邏輯器件主要用在對時間要求不是很嚴格的場合，在制造時就沒有過多的考慮到傳輸中延遲

37、的問題，并且不同的器件的響應延遲也有較大的差別，而在通信系統中，信號的傳輸往往對器件響應的實時性要求很高，很小的傳輸延遲就會造成接受端所接受的信號出現失真。所以小邏輯器件可以說是很難滿足通信系統的實時性要求的，我們不能用小邏輯器件來做上述的2FSK調制器。 3.3.2 用2ASK的調制方案來實現2FSK調制在前面的講述中，提到過2FSK調制信號可以看作是兩個載波頻率不同的2ASK調制信號的波形組合而成的。那么我們可以用2ASK調制的方法來實現2FSK信號的調制。用頻率為f1的載波來表示數隨機數字信號中的“1”，用頻率為f2的載波來表示數隨機數字信號中的“0”。即先用頻率為f1的載波信號來對隨機

38、信號進行2ASK調制用頻率為f1的載波代表“1”，再將隨機數字信號反相，用頻率為f2的載波信號來對隨機信號進行2ASK調制用頻率為f2的載波代表“0”。最后將兩信號按時間順序合并，就得到了一個2FSK信號，其原理見圖3.6示。相加取反隨機信號2ASK調制器w2ASK調制器w2FSK信號圖3.6 用2ASK 來實現 2FSK調制用2ASK調制的方法來實現2FSK調制是一種很直接、簡潔的方法，它反映了2FSK的調制原理，利用了兩信號合一的方案，讓大家更進一步了解了2ASK和2FSK之間的聯系，對我們學習和掌握通信原理的相關知識有很大幫助。但是，用該種方法有一些缺點：第一，它在調制過程中使用了兩次A

39、SK調制器，浪費了一些器件，使得調制器的設計費用很高，這是一個很不經濟的方案；第二，這種方案也不能很好的解決信號調制過程中出現的傳輸延遲問題，當隨機信號經過非門后，由于器件不是很理想，會出現傳輸延遲，使得兩路信號相加后與理論上的波形不一致，產生波形失真。3.3.3 用可編程邏輯器件設計2FSK調制器在可編程邏輯器件的系列產品種類繁多的電子時代，我們就不用完全依靠硬件來實現2FSK的調制器了。我選擇了用FPGA來做2FSK調制器?？删幊踢壿嬈骷梢杂捎脩敉ㄟ^編程來決定芯片的最終功能，它與其它一些器件相比有一些很大的優(yōu)勢：（1）使研制時間縮短 可編程邏輯器件可以和其它規(guī)格型號的通用器件一樣在市場上

40、買到，但它的功能的實現完全獨立于工廠，有用戶在實驗室就可以完成，而且采用了先進的EDA技術，可編程邏輯器件的設計與編程均十分有效，整個設計通常只需要幾天就可以完成了；（2）降低了設計成本和以前的掩膜器件相比，可編程邏輯器件可以大量生產，不需要生產過程中進行程序固化，不會產生產品滯銷，因此生產價格比較便宜；（3）設計的靈活性高 編程邏輯器件是一種由用戶通過編程來實現芯片功能的器件，有較好的靈活性。它可以在完成設計后立即編程進行驗證，有利于較早發(fā)現設計中的問題；它可以反復多次編程，為設計和產品升級帶來方便；在系統設計中引入了“軟硬件”的全新概念，使得電子系統有更好的靈活性和自適應性。 3.3.4

41、幾種方案的性能比較由上所述，我們可以很清楚的看到，用小邏輯器件做2FSK調制系統會因為使用的器件太多而出現較大的延時，是調制信號失真。而用兩個2ASK調制器來實現2FSK調制雖然可以相應的減少延時，但是價格有太貴。采用可編程邏輯器件設計2SK調制比其它兩種方案就有很大的優(yōu)勢。由FPGA設計的系統，所采用的器件少，價格便宜，靈活性好，它可以有用戶自己編程，在設計的過程中有很大的活動空間。而且它的響應速度很快，基本上可以滿足通信系統的實時性要求，是一個可取的設計方案。 3.4 調制系統的設計實現數字頻率調制的一般方法有兩種，直接調制法和鍵控法。直接調制法即連續(xù)調制中信號產生的方法，是將輸入基帶脈沖

42、去控制一個振蕩器的參數而改變振蕩頻率。這種方法容易實現輸出的波也連續(xù)，但電路的振蕩頻率穩(wěn)定性較差；鍵控法是利用數字信號控制兩個獨立振蕩器，兩個門電路按數字信號的變化規(guī)律通斷，這種方法的轉換速度快、波形好、頻率穩(wěn)定性高，但會使波形失去聯系性。連續(xù)相位頻移鍵控（CPFSK）由其較好的相位連續(xù)性，因而有很好的頻譜特性，在設中得到了廣泛的應用16。因此，設計研究的是二進制連續(xù)相位頻移鍵控調制。根據前面的介紹，我們知道FPGA的功能很多。我們可以用一片FPGA芯片來做設計。我將整個系統共分為分頻器、m序列產生器、跳變檢測、數字選擇器（二選一）正弦波信號產生器和DAC（數/模變換器）等六部分，其中前五部分

43、是由FPGA器件完成的。之所以有一個數/模變換器，是因為FSK為模擬信號，而FPGA只能產生數字信號，因此，需對正弦信號采樣再經過數/模變換得到所需的ASK信號，我們可以選取當前的普通FPGA器件來產生正弦信號的采樣值。（1）外部時鐘發(fā)生器外部時鐘可以選擇用555定時器構成的多諧振蕩器，這種電路比較簡單，而且實現也比較方便。這個多諧振蕩器的電容充電和放電的時間是相同的。也就是它是一個比較標準的方波信號發(fā)生器。但是多諧振蕩器產生的方波信號不像石英晶體震蕩器那樣規(guī)則，而且穩(wěn)定性不高。在設計高頻率時鐘時，我們一般情況下不使用它。相比之下，采用石英晶體做時鐘信號更加精確，可以產生穩(wěn)定的高頻。因此，設計

44、選用石英晶體來做方波信號發(fā)生起。（2）分頻器本次畢業(yè)設計的數據速率 1.2kb/s，要求產生一個1.2kHz的正弦信號，對正弦信號每周期取100個采樣點，因此要求產生3個時鐘信號：1.2kHz（數據速率）、120kHz（產生1.2kHz正弦信號的輸入時鐘）、240kHz（產生2.4kHz正弦信號的輸入時鐘）?；鶞蕰r鐘已由一個外部時鐘120MHz提供，要得到前面三種時鐘，就需要首先設計一個模50的分頻器產生240kHz信號，再設計一個二分頻器，生產一個120kHz的信號，然后再前面的基礎上再設計一個模100的分頻器，用來產生1.2kHz的隨機信號產生速率。2FSK信號可以分為相位連續(xù)和相位離散兩

45、種。相位離散的2FSK信號不適合傳輸后的解調，我們一般情況下選用相位連續(xù)的2FSK調制17。這就是我們在設計中用一個時鐘信號生產兩個載波信號的理由。若兩個信號的頻率由同一振蕩信號源提供，只是對其相應地進行分頻，這樣生產的兩個載頻就是相位連續(xù)的數字調頻信號，調制信號也便于觀察。（3）數字選擇器我們要用兩個不同頻率的正弦波來表示數字信號，為了方便在數字信號系統中信號同步的實現，我就用數字選擇器來實現兩個頻率之間的轉換。其中的示意圖3.7示。120kHz240kHzM隨機序列選擇端信號輸出圖3.7數字選擇器當m隨機序列產生數字信號“0”時，就在數字選擇器的選擇端輸入“0” 時，就選擇120kHz的信

46、號送到輸出端；當m隨機序列產生數字信號“1”時，就在數字選擇器的選擇端輸入“1” 時，就選擇240kHz的信號送到輸出端。這樣就實現兩個頻率間的轉換，而且整個過程不涉及比較電路，可以避免信號的時延。（4）數字信號發(fā)生器設計一個比較完美的2FSK調制電路，就要求該電路可以產生比較多的隨機信號，可以多次觀察，進行比較，以便對系統進行檢測。m序列是偽隨機序列的一種，它的顯著特點是： 隨機特性，有利于我們根據不同的信號對系統進跟蹤； 預先可確定性，有利于我們把實際所的信號與理想信號進行對比，改正錯誤； 循環(huán)特性，有利于信號的重復出現，避免因為噪聲干擾而對系統進行錯誤的判斷。因此它是一個比較理想的隨機信

47、號，在通信領域得到了廣泛運用。在這次設計中我用一種帶有兩個反饋抽頭的三級反饋移位寄存器得到一串“1110010”循環(huán)序列，并采取措施防止進入全“0”狀態(tài)，從而避免進入死循環(huán)。在有必要的時候可以通過更換時鐘頻率，方便地改變輸入碼元的速率。m序列產生器的電路結果如圖3.8所示。D QCLKD QCLK或 門異或門或非門D QCLK1.2kHz時鐘信號圖3.8 m序列產生器在設計中，隨機序列產生器輸出的信號用作數字信號。同時，它也是數字選擇器中控制載頻通過的選擇信號。（5）跳變檢測在2FSK信號中，由于是由兩個頻率不同的正弦波交替出現。這樣就不可避免的會出現在兩個頻率波的相交出會有斷點現象，導致波形

48、不連續(xù)。將跳變檢測引入正弦波信號的產生中，可以使每次基帶信號碼元的上升沿或下降沿到來時，對應輸出波形位于正弦波的sin0處。此電路的設計主要是便于觀察，確保示波器上顯示為一個連續(xù)的波形?；鶐盘柕奶儥z測可以有很多方法，在本設計中我選一種簡便的跳變檢測方案如圖3.9所示。這是一種便于在可編程邏輯器件中實現的方案。它是將當前的碼元值與前一時刻的碼元值相異或，根據所得的結果是否為數字“1”，從而得到是否會出現跳變。該電路的真值表如表3.1示?？梢郧宄目吹疆斀Y果輸出數字“1”時發(fā)生跳變。跳變輸出D QCLK異或門基帶碼元時鐘信號圖3.9 信號跳變檢測電路表3.1 跳變檢測電路真值表當前碼元值前一時

49、刻碼元值異或值是否跳變000否011是101是110否（6）載波信號產生器用數字電路和DAC變換可以產生要求的模擬信號。根據抽樣定理可知，當用模擬信號最大頻率2倍以上的速率對該模擬信號采樣時，便可以將原模擬信號不失真地恢復出來。我們這次設計要求得到的是一個用來作為載波的正弦信號，實驗中對正弦波每個周期采樣100個點，即采樣速率為原正弦信號頻率的100倍，因此完全可以在信號接收端將原來正弦信號不失真地恢復出來，從而可以在接收端對ASK 信號正確的解調。經D/A轉換后，可以在示波器上觀察到比較理想的波形。這次設計中每個采樣點用8為量化編碼，即8為分辨率。采樣點的個數與分辨率的大小主要取決于FPGA

50、器件的容量，其中分辨率的高低還與DAC的位數有關。在現在的許多實驗表明，采用8位分辨率和每周期100個采樣點可以達到理想效果。具體的正弦波信號產生器可以用狀態(tài)機來實現。按前面的設計思路，本方案實現共需100個狀態(tài)，分別為S1至S100。同時設計一個異步復位端，保證當每個“1”或“0”到來時其調制信號正好處于坐標原點，即sin0處。狀態(tài)機共有8位輸出（Q7至Q0），經DAC變換為模擬信號輸出。為得到一個純正的正弦波形，應在DAC的輸出端連接一個低通濾波器。（7）數/模轉換 由于2FSK輸出的信號是模擬信號，而FPGA器件輸出的是數字信號，所以在器件輸出端要連接一個數/模轉換器，將FPGA器件輸出

51、數字信號轉換成模擬信號，以便觀察輸出的波形18。在本設計中，我們選用T1的4通道串行數/模轉換器TLC5620來完成數/模轉換功能。將上述的各個部分連在一起就是一個完整的2FSK調制器了，我初步組合的總體模塊圖見圖3.10示。這是一個比較具體的模塊圖。當然，其中除了數/模轉換器外，其它的如分頻器、數字選擇器、跳變檢測等各個部分都是由FPGA器件來完成的。輸出分 頻 器M 序列產生器跳變檢測正弦波信號產生器DAC時鐘輸入12MHz6kHz600kHz數字選擇器1200kHz圖3.10 2FSK信號調制器3.5 解調系統的設計在解調器的設計中,已調信號是連續(xù)的波形,有兩個不同的頻率,在FPGA實驗

52、平臺上,已調信號可以通過矩形脈沖來代替,在一定的時間內,通過檢測時鐘上升沿來確定輸入信號的頻率,從而判斷出基帶信號。在本設計中,先設計一個同步信號,即當同步信號START為高電平時,開始解調。由于篇幅所限，對解調系統將不做具體介紹。圖3.11為2FSK解調器總體模塊圖。圖3.11 2FSK信號解調器第四章 軟件設計及仿真在這個FPGA調制解調系統的設計中,硬件部分是不能完成什么功能的。因為FPGA器件是靠所編的程序來完成要求實現的功能。因此在整個設計中軟件的作用是非常重要的，如果軟件不能實現所要求的功能，那么硬件是什么功能也不可能實現的。4.1 2FSK調制程序及仿真圖4.1.1 2FSK調制

53、VHDL程序-文件名：PL_FSK1-功能：基于VHDL硬件描述語言，對基帶信號進行FSK調制-最后修改日期：2010.6.10library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_FSK isport(clk :in std_logic; -系統時鐘 start :in std_logic; -開始調制信號 x :in std_logic; -基帶信號 y :out std_logic); -調制信號end PL_FSK;a

54、rchitecture behav of PL_FSK issignal q1:integer range 0 to 11; -載波信號f1的分頻計數器signal q2:integer range 0 to 3; -載波信號f2的分頻計數器signal f1,f2:std_logic; -載波信號f1，f2beginprocess(clk) -此進程通過對系統時鐘clk的分頻，得到載波f1beginif clkevent and clk=1 then if start=0 then q1=0; elsif q1=5 then f1=1;q1=q1+1; -改變q1后面的數字可以改變，載波f1的占空比 elsif q1=11 then f1=0;q1=0; -改變q1后面的數字可以改變，載波f1的頻率 else f1=0;q1=q1+1; end if;end if;end process;process(clk) -此進程通過對系統時鐘clk的分頻，得到載波f2beginif clkevent and clk=1 then if start=0 then q2=0; elsif q2=