第四章組合邏輯電路-1ppt課件

1、第第4 4章章 組合邏輯電路組合邏輯電路 4.1 SSI4.1 SSI構(gòu)成的組合邏輯電路的分析和設(shè)計(jì)構(gòu)成的組合邏輯電路的分析和設(shè)計(jì)2.分析步驟分析步驟 (1)從輸入端開始，逐級(jí)推導(dǎo)出函數(shù)表達(dá)式從輸入端開始，逐級(jí)推導(dǎo)出函數(shù)表達(dá)式 一、組合電路的分析一、組合電路的分析1.分析目的分析目的(2)列真值表列真值表 (3)確定邏輯功能確定邏輯功能 1.設(shè)計(jì)目的設(shè)計(jì)目的2.設(shè)計(jì)步驟設(shè)計(jì)步驟 （雙軌輸入情況下）（雙軌輸入情況下） 二、組合電路的設(shè)計(jì)二、組合電路的設(shè)計(jì) (1)列真值表列真值表(2)寫最簡(jiǎn)表達(dá)式寫最簡(jiǎn)表達(dá)式(3)畫邏輯電路畫邏輯電路一、編碼器一、編碼器 1. 二進(jìn)制編碼器二進(jìn)制編碼器 (1) 8

2、3線普通編碼器線普通編碼器(2) 83線優(yōu)先編碼器線優(yōu)先編碼器74148(3) 74148的級(jí)聯(lián)的級(jí)聯(lián)2. 二二十進(jìn)制優(yōu)先編碼器十進(jìn)制優(yōu)先編碼器74147 4.2 4.2 中規(guī)模集成組合邏輯電路中規(guī)模集成組合邏輯電路 作業(yè)作業(yè) 第第4 4章章 組合邏輯電路組合邏輯電路 數(shù)字電路數(shù)字電路 時(shí)序邏輯電路時(shí)序邏輯電路 組合邏輯電路組合邏輯電路 其中，其中，Ii 和和 Fi 都是都是二值邏輯信號(hào)二值邏輯信號(hào)123456ABCD654321DCBATitleNumberRevisionSizeBDate:16-Jan-2004Sheet of File:D:my documents數(shù)電插圖MyDesig

3、n.ddbDrawn By:FFFIII12nn12組合電路組合電路圖圖 4.0.14.1 SSI4.1 SSI構(gòu)成的組合邏輯電路的構(gòu)成的組合邏輯電路的 分析和設(shè)計(jì)分析和設(shè)計(jì) 一、組合電路的分析一、組合電路的分析 1.分析目的：確定電路實(shí)現(xiàn)的邏輯功能分析目的：確定電路實(shí)現(xiàn)的邏輯功能 2.分析步驟分析步驟 ： (1)從輸入端開始，逐級(jí)推導(dǎo)出函數(shù)表達(dá)式從輸入端開始，逐級(jí)推導(dǎo)出函數(shù)表達(dá)式 ;(2)列真值表列真值表 (3)確定邏輯功能確定邏輯功能 例例4.1.1 分析如圖分析如圖4.1.1(a)所示的邏輯電路的邏輯所示的邏輯電路的邏輯功能。功能。 123456ABCD654321DCBATitleNu

4、mberRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:&1ABCS圖圖 4.1.1(a)解解 ：(1)寫出邏輯表達(dá)式寫出邏輯表達(dá)式輸入輸出A BC S0 00 00 10 11 00 11 11 0(2) 列真值表列真值表 S = A AB B AB = A AB + B AB = AB + AB C = AB = AB (3) 確定邏輯功能確定邏輯功能 A、B 為一位二進(jìn)制為一位二進(jìn)制數(shù)，數(shù)，S為

5、本位和，為本位和，C為為本位向高位的進(jìn)位。本位向高位的進(jìn)位。 表表 4.1.1因而，此電路完成半加運(yùn)算，是一個(gè)一位半加器因而，此電路完成半加運(yùn)算，是一個(gè)一位半加器。半加器的邏輯符號(hào)如下圖所示。半加器的邏輯符號(hào)如下圖所示。123456ABCD654321DCBATitleNumberRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:CO在進(jìn)行信息傳輸時(shí)，為檢測(cè)信息是否出錯(cuò)，常在進(jìn)行信息傳輸時(shí)，為檢測(cè)信息是否出錯(cuò)，

6、常在信息后附加一個(gè)校驗(yàn)部分：校驗(yàn)和在信息后附加一個(gè)校驗(yàn)部分：校驗(yàn)和 。圖圖 4.1.1 (b)例例4.1.2 分析如圖分析如圖4.1.2所示的邏輯電路的邏輯功能。所示的邏輯電路的邏輯功能。 123456ABCD654321DCBATitleNumberRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:=1=1=1FDDDD1234圖圖 4.1.2解解 ：(1)寫出邏輯表達(dá)式寫出邏輯表達(dá)式(2) 列真值表列真值表

7、 (3) 確定邏輯功能確定邏輯功能 奇校驗(yàn)碼產(chǎn)生電路奇校驗(yàn)碼產(chǎn)生電路 F = D1 D2 D3 D4 = D1 D2 D3 D4 二、組合電路的設(shè)計(jì)二、組合電路的設(shè)計(jì) 1.設(shè)計(jì)目的：確定滿足一定邏輯功能的電路設(shè)計(jì)目的：確定滿足一定邏輯功能的電路 2.設(shè)計(jì)步驟設(shè)計(jì)步驟 （雙軌輸入情況下）（雙軌輸入情況下） (1)列真值表；列真值表；(2)寫最簡(jiǎn)表達(dá)式；寫最簡(jiǎn)表達(dá)式； (3)畫邏輯電路畫邏輯電路例例 4.1.3 試設(shè)計(jì)一個(gè)試設(shè)計(jì)一個(gè)1位全加器電路。位全加器電路。 解：解： (1) 列真值表列真值表輸 入輸 出Ai Bi Ci-1Ci Si0 0 00 00 0 10 1 0 1 00 1 0 1

8、11 0輸 入輸 出Ai Bi Ci-1Ci Si1 0 00 11 0 11 0 1 1 01 0 1 1 11 1表表 4.1.3(2)寫最簡(jiǎn)表達(dá)式；寫最簡(jiǎn)表達(dá)式； 11111010110100 AiBi Ci-1(a) Si 的卡諾圖 11111010110100 AiBi Ci-1(b) Ci 的卡諾圖 Si = Ai Bi Ci-1 + Ai Bi Ci-1 + Ai Bi Ci-1 + Ai Bi Ci-1C i = Ai Bi + Bi Ci-1 + Ai Ci-1圖圖 4.1.3變換變換Si 、Ci ，可得：，可得：Si = Ai Bi Ci-1 + Ai Bi Ci-1 +

9、Ai Bi Ci-1 + Ai Bi Ci-1= Ai (Bi Ci-1 + Bi Ci-1 )+ Ai (Bi Ci-1 + Bi Ci-1)= Ai Bi Ci-1 + Ai (Bi Ci-1 ) = Ai Bi Ci-1Ci = Ai Bi + Bi Ci-1 + Ai Ci-1= AiBi +AiBiCi-1 +AiBiCi-1 +AiBiCi-1 +AiBiCi-1 = Ai Bi + ( Ai + Ai ) Bi Ci-1 +( Bi + Bi ) Ai Ci-1 = Ai Bi + Ci-1 ( Ai Bi )123456ABCD654321DCBATitleNumberRevi

10、sionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:=1=1&1iiiii-1ABCCS圖圖 4.1.4 (a) 全加器電路全加器電路 (3)畫邏輯電路，如下圖畫邏輯電路，如下圖(a)所示。所示。123456ABCD654321DCBATitleNumberRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SE

11、LibraryYangHengXinMyDesign.ddbDrawn By:COCICOCI圖圖 4.1.4 (b) 全加器邏輯符號(hào)全加器邏輯符號(hào) 輸 入輸 出A B FAB0 00 1 00 11 0 0 1 00 0 1 1 10 1 0(2)寫最簡(jiǎn)表達(dá)式；寫最簡(jiǎn)表達(dá)式； FAB = AB FA=B = A B + A BFAB = AB 表表 4.1.4例例 4.1.4 試設(shè)計(jì)一個(gè)試設(shè)計(jì)一個(gè)1位二進(jìn)制數(shù)比較單元。位二進(jìn)制數(shù)比較單元。 解：解： (1) 列真值表列真值表(3)畫邏輯電路畫邏輯電路123456ABCD654321DCBATitleNumberRevisionSizeBDat

12、e:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:&1ABFFFAB11圖圖 4.1.5例 4.1.5 用最少的與非門實(shí)現(xiàn)函數(shù) F = AB+BC。 解：由于函數(shù)已是最簡(jiǎn)與或式，直接將解：由于函數(shù)已是最簡(jiǎn)與或式，直接將F兩次取兩次取反，得反，得 F = AB + BC = AB BC123456ABCD654321DCBATitleNumberRevisionSizeBDate:14-Feb-2002Sheet of File:C:P

13、rogram FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:ABBCF&畫邏輯電路圖，如下圖所示。畫邏輯電路圖，如下圖所示。圖圖 4.1.6例例 4.1.6*求函數(shù)的最簡(jiǎn)或與式，函數(shù)卡諾圖如下：求函數(shù)的最簡(jiǎn)或與式，函數(shù)卡諾圖如下： 例4.1.7 用最少的或非門實(shí)現(xiàn)函數(shù) F = AB+BC。 111010010010110100ABC解：解：所以所以F = (B + C)(A + B) = B + C + A + B 邏輯電路如下：邏輯電路如下：123456ABCD654321DCBATitleNumbe

14、rRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:111FBBCA圖圖 4.1.8 (a)求反函數(shù)的最簡(jiǎn)與或式，函數(shù)卡諾圖如下：求反函數(shù)的最簡(jiǎn)與或式，函數(shù)卡諾圖如下： 例4.1.8 用與或非門實(shí)現(xiàn)函數(shù) F = AB+BC。 解：解：111010010010110100ABC所以所以F = B C + A B F = B C + A B 邏輯電路如下圖所示：邏輯電路如下圖所示：123456ABCD654321D

15、CBATitleNumberRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:&1ABBCF圖圖 4.1.8 (b)編碼：在數(shù)字技術(shù)中，通常用二進(jìn)制數(shù)碼編碼：在數(shù)字技術(shù)中，通常用二進(jìn)制數(shù)碼0和和1構(gòu)構(gòu)成的一組有序組合稱為代碼來表示各種對(duì)象成的一組有序組合稱為代碼來表示各種對(duì)象如十進(jìn)制數(shù)、字符等）。這一指定過程，稱為如十進(jìn)制數(shù)、字符等）。這一指定過程，稱為編碼。編碼。4.2 4.2 中規(guī)模集成組合邏輯電路

16、中規(guī)模集成組合邏輯電路 一、編碼器一、編碼器 1. 二進(jìn)制編碼器二進(jìn)制編碼器 2n個(gè)互不相同的狀態(tài)個(gè)互不相同的狀態(tài)(1) 83線普通編碼器線普通編碼器(共需共需n位碼元位碼元)2n個(gè)代碼圖圖 4.2.1表表4.2.1 功能表功能表(2) 83線優(yōu)先編碼器線優(yōu)先編碼器7414874148簡(jiǎn)化符號(hào)簡(jiǎn)化符號(hào)表表4.2.2 74148功能表功能表(3) 74148的級(jí)聯(lián)的級(jí)聯(lián)2. 二二十進(jìn)制優(yōu)先編碼器十進(jìn)制優(yōu)先編碼器74147 表表4.2.3 74147功能表功能表作業(yè)題作業(yè)題4.24.44.7 (3)全加運(yùn)算全加運(yùn)算101 被加數(shù) 111 加 數(shù) 111 進(jìn) 位 100 和 半加運(yùn)算半加運(yùn)算全加運(yùn)算

17、全加運(yùn)算如傳輸?shù)男畔槿鐐鬏數(shù)男畔椤?China “，則校驗(yàn)和的求法如下：，則校驗(yàn)和的求法如下：信息C hi n a ASCII 1000011 1101000 1101001 1101110 1100001 1001101 校驗(yàn)和 輸入輸入輸出輸出D1 D2 D3 D4 F0 0 0 01 0 0 0 100 0 1 000 0 1 110 1 0 000 1 0 110 1 1 010 1 1 10輸入輸入輸出輸出D1 D2 D3 D4 F1 0 0 00 1 0 0 111 0 1 011 0 1 101 1 0 011 1 0 101 1 1 001 1 1 11表表 4.1.2用或

18、非門實(shí)現(xiàn)用或非門實(shí)現(xiàn) 用與或非門實(shí)現(xiàn)用與或非門實(shí)現(xiàn) 寫原函數(shù)最簡(jiǎn)或與式寫反函數(shù)最簡(jiǎn)與或式例：F2 = (A+B) (C+D) = A+B + C+D 例：F3 = AB + C ,那么 F3 = AB + C 用與非門實(shí)現(xiàn)用與非門實(shí)現(xiàn) 寫原函數(shù)最簡(jiǎn)與或式例：F1 = AB + CD = AB CD 例例 4.1.6 用與非門實(shí)現(xiàn)函數(shù)用與非門實(shí)現(xiàn)函數(shù) F = AB + BC + BD + ABCD 。 解：由于函數(shù)已是最簡(jiǎn)與解：由于函數(shù)已是最簡(jiǎn)與或式，直接將或式，直接將F兩次取反，兩次取反，得得 F = AB BC BD ABCD 畫邏輯電路圖，畫邏輯電路圖，123456ABCD654321DC

19、BATitleNumberRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:&ABBCBDDABCF如右圖如右圖(a)所示。所示。圖圖 4.1.7 (a)對(duì)函數(shù)還可做如下變換：對(duì)函數(shù)還可做如下變換：F = AB + BC + BD + ABCD = B ( A + C + D ) + ABCD= B ACD + ABCD= B ACD ABCD相應(yīng)的邏輯電路圖，相應(yīng)的邏輯電路圖，如右圖如右圖(b)所示。

20、所示。123456ABCD654321DCBATitleNumberRevisionSizeBDate:14-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:&FAABBCCDD圖圖 4.1.7 (b)“門電路的數(shù)量最少和門電路的數(shù)量最少和“級(jí)數(shù)最少通常相互矛級(jí)數(shù)最少通常相互矛盾。盾。(1) 項(xiàng)數(shù)最少項(xiàng)數(shù)最少 (2) 每項(xiàng)中的變量數(shù)最少每項(xiàng)中的變量數(shù)最少 (3)對(duì)最簡(jiǎn)對(duì)最簡(jiǎn)表達(dá)式進(jìn)行適當(dāng)變換以減少門電路的數(shù)量，但有表達(dá)式進(jìn)行適當(dāng)變換以減少門電

21、路的數(shù)量，但有時(shí)不能進(jìn)行變換。時(shí)不能進(jìn)行變換。 圖圖(a) 為二級(jí)為二級(jí)5與非門，圖與非門，圖(b) 為三級(jí)為三級(jí)4與非門。與非門。圖圖(b)雖然門電路數(shù)少，但級(jí)數(shù)多，致使工作速度慢。雖然門電路數(shù)少，但級(jí)數(shù)多，致使工作速度慢。通常，題目不特別指明，即按通常，題目不特別指明，即按“級(jí)數(shù)最少解題：級(jí)數(shù)最少解題：(1) 項(xiàng)數(shù)最少項(xiàng)數(shù)最少 (2) 每項(xiàng)中的變量數(shù)最少每項(xiàng)中的變量數(shù)最少特別指明側(cè)重前者，則按特別指明側(cè)重前者，則按“門電路的數(shù)量最少解題：門電路的數(shù)量最少解題：123456ABCD654321DCBATitleNumberRevisionSizeBDate:15-Feb-2002Sheet

22、of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesign.ddbDrawn By:11111111&CBAIIIIIII0123456I7圖圖 4.2.1輸輸入入端端 輸輸出出端端表表4.2.1 3位二進(jìn)制編碼器真值表位二進(jìn)制編碼器真值表 輸 入 輸 出 I0 I1 I2 I3 I4 I5 I6 I7 A B C 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0

23、1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 產(chǎn)生輸入產(chǎn)生輸入端十進(jìn)制下端十進(jìn)制下標(biāo)的自然二標(biāo)的自然二進(jìn)制碼進(jìn)制碼 輸入端輸入端高電平即高電平即邏輯邏輯“1”）有效有效74148簡(jiǎn)化符號(hào)簡(jiǎn)化符號(hào)輸入端輸入端輸出端輸出端123456ABCD654321DCBATitleNumberRevisionSizeBDate:15-Feb-2002Sheet of File:C:Program FilesDesign Explorer 99 SELibraryYangHengXinMyDesi

24、gn.ddbDrawn By:0 1 23 4 56 7 ENHPRI/BIN YYYYY012ENEX輸出有效標(biāo)志端輸出有效標(biāo)志端輸出使能端輸出使能端74148各輸入端、輸出端都是低電平有效。各輸入端、輸出端都是低電平有效。EN(Enable)：輸入使能：輸入使能端端表表4.2.2 83線優(yōu)先編碼器線優(yōu)先編碼器74148功能表功能表 產(chǎn)生輸產(chǎn)生輸入端十進(jìn)入端十進(jìn)制下標(biāo)的制下標(biāo)的自然二進(jìn)自然二進(jìn)制碼的反制碼的反碼碼 輸入輸入端低電平端低電平即邏輯即邏輯“0”）有）有效效 1 0 1 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 EN使能輸入 1 1 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 1 1 1 1 1 1 Y2 Y1 Y0 輸 出 0 0 0 0 0 0 1 1 YEX輸出標(biāo)志 1 1 1 1 0 1 1 1 0 1 1 0 1 1