PCI9054性能分析及外部FIFO的擴(kuò)充

1、PCI9054性能分析及外部FIFO的擴(kuò)充摘要：分析了PCI 9054芯片的性能，討論了利用PCI 9054本地總線擴(kuò)充FIFO的方法。并以IDT72205 FIFO為例，給出了具體的設(shè)計(jì)方案。 關(guān)鍵詞：PC總線 PCI接口芯片9054 FIFOPCI總線是Intel公司推出的一種高性能局部總線，其數(shù)據(jù)總線為32位，且可擴(kuò)展為64位，最大數(shù)據(jù)傳輸速率為132264MB/s，是目前使用非常普遍的一種總線。因PCI協(xié)議比較復(fù)雜，較難掌握，故PCI總線擴(kuò)展卡的開發(fā)校ISA總線等其它擴(kuò)展卡難度大。PCI 9054芯片是一種能滿足PCI V2.2協(xié)議，特別適用于PCI總線外設(shè)產(chǎn)品開發(fā)的PCI本地總線I/

2、O加速器芯片。1 PCI 9054性能PCI 9054是美國(guó)PLX公司生產(chǎn)的先進(jìn)的PCI I/O加速器，其內(nèi)部框圖如圖1所示。它采用了先進(jìn)的PLX數(shù)據(jù)管道結(jié)構(gòu)技術(shù)，是32Bit、33MHz的PCI總線主I/O加速器。PCI9054主要特性如下：·符合PCI V2.1，V2.2規(guī)范，包含PCI電源管理特性。·支持VPD（Vital Product Data）的PCI擴(kuò)展。·支持PCI雙地址周期，地址空間高達(dá)4GB。具備I2O準(zhǔn)備報(bào)文單元，完全兼容I2O V1.5規(guī)范。·提供了兩個(gè)獨(dú)立的可編程DMA控制器，每個(gè)通道均支持塊和Scatter/Gather的DM

3、A方式，DMA通道0支持請(qǐng)求DMA方式。·在PCI啟動(dòng)模式下，PCI 9054可插入類型1和類型2的配置周期。·PCILocal Bus數(shù)據(jù)傳送速率高達(dá)132MB/S。·支持本地總線直接接口Motorola MPC850或MPC860系列、Intel i960系列、IBM PPC401系列及其它類似總線協(xié)議設(shè)備。·本地總線速率高達(dá)50MHz；支持復(fù)用/非復(fù)用的32bit地址/數(shù)據(jù)；本地總線有三種模式；M模式、C模式和J械，可利用模式選擇引腳加以選擇。·具有可選的串行EEPROM接口。·本地總線時(shí)鐘由外部提供，該時(shí)鐘可和PCI時(shí)鐘異步。

4、·具有8個(gè)32bit Mailbox寄存器和2個(gè)32位Doorbell寄存器。·兩種封裝形式：176引腳的PQFP和225引腳的PBGA封裝。其引腳信號(hào)分為4類：電源、地引腳；串行EEPROM接口引腳；PCI系統(tǒng)總線接口引腳；本地總線模式及處理器獨(dú)立接口引腳。PCI 9054內(nèi)部有6種可編程的FIFO，其長(zhǎng)度如表1所示，以實(shí)現(xiàn)零等待突發(fā)傳輸及本地總線和PCI總線之間的異步操作。表1 PCI 9054內(nèi)部FIFO利用PCI 9054芯片構(gòu)成的PCI適配器典型框圖如圖2所示。2 PCI 9054外接FIFO的設(shè)計(jì)PCI 9054內(nèi)部有6種FIFO用于提高數(shù)據(jù)傳輸速率，解決本地總

5、線和PCI總線之間的異步接收。但掛于PCI 9054本地總線的速率往往較慢，為了保證可靠性，往往需要擴(kuò)充FIFO加以緩存。下面以IDT 72205FIFO為例，介紹用PCI 9054本地總線擴(kuò)充FIFO的具體設(shè)計(jì)方法。2.1 9054工作方式選擇PCI 9054可工作在M，C，J三種模式，其中C模式時(shí)序較為簡(jiǎn)單。本設(shè)計(jì)選擇PCI 9054工作在C模式，總線周期采用“PCI目標(biāo)讀單周期”以及“PCI目標(biāo)寫單周期”。下面介紹部分引腳信號(hào)。LHOLD：輸入信號(hào)，申請(qǐng)使用本地總線。LHOLFA：輸入信號(hào)，對(duì)LHOLD應(yīng)答。ADS：輸出信號(hào)，表示新的總線訪問有效地址的開始。在總線訪問的第一個(gè)時(shí)間周期設(shè)置

6、。BLAST：輸出信號(hào)，表示總線訪問的最后傳送。LW/R：輸出信號(hào)，高電平表示讀操作，低電平表示寫操作。LA：地址線。LD：數(shù)據(jù)線。READY：輸出信號(hào)，表示總線上讀數(shù)據(jù)有效或?qū)憯?shù)據(jù)完成。用以連接PCI 9054等待狀態(tài)產(chǎn)生器，輸入信號(hào)。2.2 電路設(shè)計(jì)IDT72205是容量為256×18bit的高速、低功耗同步/異步FIFO存儲(chǔ)器，具有獨(dú)立的收、發(fā)時(shí)鐘控制，將之掛于PCI 9054的本地總線可以實(shí)現(xiàn)PCI 9054 FIFO的擴(kuò)充。圖3為PCI 9054和IDT 72205連接的電路圖。對(duì)CPLD要求：當(dāng)EF=1(FIFO不空)，LW/R=0，LCLK為上升沿時(shí)，OE產(chǎn)生負(fù)脈沖，寬度為2時(shí)周期。PCI