CPU 電源電路設計系列3：

1、www. hqwic .comCPU 電源電路設計系列3：CPU供電輸出被動元件選擇作者：郭奉凱，陳嘉凱摘要：主板CPU 供電電路輸出被動元件的選擇受到多重因素的限制，為滿足CPU 電源設計要求，R&D需要在這些因素中做出很多折中。僅憑經驗和調試無法根本性的解決此類問題，本文著重理論分析推導出被動元件的數學限制條件，通過PSpice 原理上驗證了負載瞬態(tài)下限制條件對電路的影響。關鍵詞：中央處理器；脈寬調制電路；被動元件；PSpice隨著處理器運算速度加快和制成工藝的進步，CPU對母線品質要求越來越高。對供電系統(tǒng)來說，CPU是一個特殊的負載，負載的要求是0-1.6V 的電壓變化范圍，0-

2、120A的電流變化，高達100A/US的瞬態(tài)變化要求，而穩(wěn)態(tài)電壓紋波不超過50mV。電流階躍的瞬態(tài)變化是對供電系統(tǒng)的嚴峻考驗，保證階躍時提供足夠的電流和電壓維持是CPU 供電設計的難題，除了設計快速相應的反饋回路外，外加足夠的電容是必需的，但電容一方面可以提供足夠的電流，另一方面其ESR 引起的電壓降會限制其數量來滿足load line 規(guī)范。同樣，輸出電感直接關系電流紋波大小和系統(tǒng)相應速度，多次折中選擇后，面臨的問題是元器件的容差，PCB布線以及銅線的阻抗，充分考慮這些寄生參數的電路的影響，才能保證CPU 供電的穩(wěn)定性。1電感參數選擇1.1靜態(tài)輸出電感對電流紋波的影響由基本的buck 電路P

3、WM 高電平時V INV O=L 式1ItON低電平時V O=式2tOff由傳遞等量恒定得到I VIN V Ot ON=LV t OOff L3 =式4www. hqwic .com得If LSW式4可以看出，電感值與電流紋波成反比，由此確定感量的最小值。同時由于電容的ESR 和電感產生的電流紋波在輸出端產生電壓紋波，紋波的最大值V PP由Intel 規(guī)范，可以根據V PP=I PPESR ，確定輸出電感的最大值。但實際的應用中，采用四相同步整流的buck 拓撲結構，要根據多相電感的紋波電流計算電感量。考慮到buck 變換器的占空比小，電感放電的時間比充電的時間多的多（小于10：1），這樣就保

4、證當一相電感充電時，其它電感放電。圖1三相輸出電感充放電示意圖di=，式5分析圖1，對于充電相（紅線）：V LdtdiLonVOUTV INt Lon式6放電的n-1相：(N1=di (N 1 V dton 式7L總的峰值可視為：I PP=VV t on+(N 1Von=VINVOUT(N 1 V2OUT式8L L Vf得到電感紋波電流后，根據紋波電壓要求計算電感的最大值。PPVIN SW www. hqwic .com過沖限制是負載重載瞬態(tài)變化到輕載的過程中，電感電流向電容泄放電荷引起的電壓上升限制。瞬態(tài)發(fā)生的時刻（最大100A/US）及之后的幾十重載變輕載時，變換器來不及將MOSFET 關

5、斷，電感儲存的過剩的能量灌到電容里面，由此產生的過沖電壓，這個電壓也有對應的規(guī)范，也包含在load line 的窗口內。圖2負載階躍對母線影響這段物理過程可如下分析：重載靜態(tài)時，可以看到兩相電感在交錯PWM 的控制下在充放電，輸出電壓在低位。接下來的瞬態(tài)是負載電流突然變?yōu)榱?，輸出電壓出現(xiàn)上沖，電感兩端電壓鉗位為V out,同時以V L 的速度放電，放電電流對時間的積分是電荷，這些電荷全部轉移到電容里。值得注意的是：由于電感的扼流作用，di dt壓上沖主要是容值C。圖3電感中能量釋放到電容V outd i Ldt=, 式9電感的電流的變化率。=L I hqwic .comt V OUT, 式10

6、得到放電時間。11L I I2L=Q I t2I MAX VOUT2VOUT11為轉移電荷數。得到V /，式12為電壓上沖變化，滿足Intel 規(guī)范2V VCL2OUT式13，為電感值上限值。IMAX瞬態(tài)過后，PWM控制器根據droop 調節(jié)方式將輸出電壓調節(jié)到規(guī)定值。電感對響應速度影響的物理意義表現(xiàn)在電感磁芯對電流變化的扼流作用，當負載變化時，電感值越大，對電流的扼流作用越明顯，調節(jié)器對電流的釋放受限越大。在系統(tǒng)波特圖上表現(xiàn)為電感值越大，對應的重極點頻率越小，濾波器的穿越頻率越小，導致系統(tǒng)帶寬越小1，所以輸出濾波器限制系統(tǒng)的瞬時響應，為滿足負載瞬態(tài)變化的要求，輸出輕載向重載的瞬態(tài)變化需要大電

7、流的瞬間供應，di 和I 同時作用，距離負載最近的電dt電容放電的動作在控制回路作用之前，為保證cpu 負載需要，主板上電容擺放在三個位置：www. 圖 4 電容擺放位置示意圖 1）是最靠近 CPU 所擺放的電容，這里是陶瓷電容，陶瓷電容高頻特性好，響應快。能 夠在負載瞬態(tài)高頻的情況下，保持良好的電容特性，從而保證了對負載的供給，第一時 間滿足 CPU 的要求。 2）是控制器輸出端到負載之間，PCB 傳輸線上的電感和阻抗效應，由于多相供電設計， 每相到負載總是有一定的距離，拉線的長度和寬度都影響到這部分阻抗大小。 3）是調節(jié)器的輸出電容，這里主要擺放 OSCON 的固態(tài)鋁電解電容，固態(tài)電容容量

8、大， 寄生電阻小，且溫度系數穩(wěn)定，中頻特性好，可以有效的補充電流同時穩(wěn)定電壓紋波。 電容是保證輸出穩(wěn)定的重要元件，無論是穩(wěn)態(tài)還是瞬態(tài)條件下。但電容自身的寄生參數 也會嚴重影響電路性能。優(yōu)質的電容不僅寄生參數小，頻率特性好，而且溫度系數穩(wěn)定。 在工業(yè)生產中，這些也是影響成本的因素。在高速電源設計中，輸出電容部分往往是最 貴且占用空間最大的部分。 2.2 輕載變重載引起的下沖限制 圖 5 負載階躍對母線的影響 由上圖可以看到輸出靜態(tài)和動態(tài)的兩個過程，靜態(tài)時由于電感的充放電在電容 ESR 上引 起的電壓紋波；當瞬態(tài)來臨時，電容快速放電滿足負載需要。電容快速放電，時間因子 di 在寄生電感產生壓降 =

9、 di V ESL ，ESL 造成的影響很快過去；疊加電阻產生的壓降 dt 1 dt www. = Q，由于 C 容值比較大，它所引起的電壓變化 = V I ESR ；此外電容的放電 V C 不大。 2 3 所以電壓上沖值可由下式計算： di + ESR I 式 14 V ESL dt 三者產生的下沖電壓滿足規(guī)范可以粗略確定電容的最大值。 而此時反饋回路沒有相應，占空比無法改變，電感沒有放電動作。 3 負載下拉仿真 瞬態(tài)測試的下沖電壓與整個電路設計完成后 loadline 的斜率密切相關。下沖電壓的最 大值規(guī)定在重載穩(wěn)態(tài)電壓以下 30mV。 我們采用 4 相輸出設計，輸出電容采用下表所示,并聯(lián)

10、 ESR,ESL 負載線的斜率是 1 毫歐， 瞬態(tài)輕載到重載 95A/US. 表 1 仿真測試參數選擇 Voltage droops in Time Domain: Situation Item Original Voltage Rise droop time limit Min V Droop limit 1 2 3 Min Design 1.267V 50ns 95mV 1.281V 85.54mV 表2 測試結果與計算值比較 注釋： 1）Minimum Voltage limit = 1.4V-(95A*1m ohm - 38mV = 1.267V 2）50ns rise time, I

11、ccmax = 125A, Iccmin = 30A. Refer to Intel LGA775 Loadline Calculator Input Parameters, 1.001, 15868. 3）Droop Limit = Ztarget* Istep = 1 m ohm * (125-30 A = 95mV. www. 圖 6 仿真結果 4 結論與改進 我們可以觀察，95A 負載下拉試驗，母線電壓將為 85.54mV，小于 95mV 的限定值.值得 注意的是，瞬態(tài)仿真的結果與仿真環(huán)境的設計及寄生參數初始值設定密切相關。測試結 果只是為實際電路改進提供方向，改進方向考慮以下： 首先

12、是 Layout。Trace impedance 對設計完成的輸出阻抗有很大影響。Layout 時應按照 主板電源布局規(guī)范，減少銅箔寄生參數對母線品質的影響； 其次是反饋控制電路的設計。反應迅速的控制回路不僅有利于系統(tǒng)穩(wěn)定，還可以避免一 味增加電容數量撐住電壓帶來的系統(tǒng)反應遲鈍。大于 60°u30340X相位裕度可以明顯的提高系 統(tǒng)穩(wěn)定性。同時一個優(yōu)秀反饋的設計可以一定程度上減少輸出電容數量，是 cost down 的最佳手段。 最后提到的是電容等效串聯(lián)電阻的增加使得電壓降增加，在實際的設計中，一般采用電 解電容來實現(xiàn)，最主要的好處是成本較低，但相對的不理想的寄生效應較為嚴重。以 3

13、30uF 的三種運用在主板上較頻繁的三種電容為例，表中分別整理了三種電容相對應的 等效串聯(lián)電阻和電感，其中我們發(fā)現(xiàn)電解電容來是說雖然價格低，但是寄生效應是最差 的，所以在一般電壓調節(jié)模塊的將輸出并上多顆大容值的電容，主要是為了降低等效串 聯(lián)電阻在電路的影響，在 VRD11 中的規(guī)定輸出電容不可超過 20000uF 且規(guī)定濾波器的等 效串聯(lián)電阻不可超過 2 歐姆，最主要的降低等效串聯(lián)電阻的原因是為了過大的電阻值造 成輸出電壓的紋波超過規(guī)定值。 參考文獻： 1 Ron Lenk. Practical Design of PowerSupplies:WileyPublishing,Inc,2005 2 Keith Billings. Switchmode Power Supp