高精度數(shù)據(jù)采集模塊設(shè)計(jì)及CCSLink性能測(cè)試

1、    高精度數(shù)據(jù)采集模塊設(shè)計(jì)及CCSLink性能測(cè)試        韓學(xué)濤，郝燕玲，張道興 時(shí)間:2008年11月04日     字 體: 大 中 小        關(guān)鍵詞:        摘 要：關(guān)鍵詞：?模數(shù)轉(zhuǎn)換器(ADC)是一種將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的電路。隨著數(shù)字信號(hào)

2、處理技術(shù)的飛速發(fā)展，ADC在導(dǎo)航、雷達(dá)、軟件無(wú)線電等領(lǐng)域得到極為廣泛的應(yīng)用。數(shù)據(jù)采集模塊是無(wú)線電接收機(jī)中極其重要的一部分，對(duì)整個(gè)接收機(jī)的性能起到了舉足輕重的作用。1 器件選擇及電路設(shè)計(jì)1.1 器件選型在無(wú)線電導(dǎo)航接收機(jī)中，往往需要同時(shí)接收一個(gè)強(qiáng)信號(hào)和一個(gè)頻率與此毗鄰的弱信號(hào)，因此要求中頻ADC有一個(gè)較大的動(dòng)態(tài)范圍和很好的雜散抑制能力，有時(shí)又要求在較大的噪聲背景下檢測(cè)到微弱信號(hào)，所以又要求ADC具有較高的信噪比(SNR)。為此選用了ADI公司的一款14位高速、高精度的模數(shù)轉(zhuǎn)換器AD92441。AD9244具有高達(dá)750MHz的模擬輸入信號(hào)帶寬，在5V供電和65MS/s的采樣速率下功耗僅為550m

3、W。在65MHz的采樣速率下，在奈奎斯特帶寬內(nèi)其信噪比不小于73dBc，無(wú)雜散動(dòng)態(tài)范圍（SFDR）不小于86dBc，并且AD9244具有很高的欠采樣性能，在65MHz的采樣速率下，輸入信號(hào)頻率為200MHz，其信噪比（SNR）不低于67dBc，無(wú)雜散動(dòng)態(tài)范圍（SFDR）不低于60dBc。AD9244適合于處理峰峰值在1V2V之間的模擬小信號(hào)，信號(hào)輸入和時(shí)鐘輸入既可采用單端輸入方式又可采用差分輸入方式。其輸出信號(hào)格式既可采用直接二進(jìn)制形式，又可采用二進(jìn)制補(bǔ)碼形式，還具有輸出信號(hào)的溢出指示位。因此，AD9244在具備高性能的前提下，又在設(shè)計(jì)上提供了極大的靈活性。1.2 ADC外圍電路設(shè)計(jì)(1)模擬

4、信號(hào)輸入電路ADC信號(hào)輸入電路通常采用運(yùn)放直流耦合方式和變壓器或者電容交流耦合方式。考慮到運(yùn)放為有源器件，其諧波失真和噪聲相對(duì)于無(wú)源器件來(lái)說(shuō)較大，而作為無(wú)源器件變壓器的噪聲和諧波失真是微乎其微的。采用變壓器除了能起到隔離直流分量的作用外，還能起到將單端信號(hào)變?yōu)椴罘中盘?hào)的作用。同時(shí)變壓器還具有阻抗變換的作用，通過(guò)阻抗變換實(shí)現(xiàn)了與前端接入信號(hào)的阻抗匹配。因此電路設(shè)計(jì)中選用了Mini-Circuits公司的ADT1-1WT和ADT2-1T，并采用了兩級(jí)變壓器交流耦合方式。AD9244的模擬信號(hào)輸入端VIN+和VIN-互為反相，通常這兩個(gè)信號(hào)輸入端要偏置在一個(gè)共同的參考電壓之上，這樣做是為了使ADC內(nèi)

5、部電路工作在最佳狀態(tài)并具有最好的溫度特性。因此，在設(shè)計(jì)的電路中將變壓器次級(jí)的中心抽頭接到AD9244的VREF引腳上，從而在變壓器的次級(jí)就得到了兩個(gè)幅度相等但相位相反的差分信號(hào)，這兩個(gè)信號(hào)分別接到VIN+和VIN-上。這種電路設(shè)計(jì)需要注意的是變壓器的次級(jí)輸出相對(duì)于中間抽頭在幅度和相位上一定要有很好的對(duì)稱性，否則ADC的量化輸出將不能很好地反映出真正的輸入信號(hào)。(2)時(shí)鐘信號(hào)輸入電路對(duì)于高速、大動(dòng)態(tài)范圍ADC來(lái)說(shuō)，精密的時(shí)鐘電路必不可少。影響采樣時(shí)鐘的質(zhì)量有三個(gè)因素：一是頻率穩(wěn)定度，二是頻率準(zhǔn)確度，三是信號(hào)的前后沿抖動(dòng)時(shí)間。AD9244的時(shí)鐘輸入既可采用單端形式又可采用差分形式，并且每個(gè)時(shí)鐘輸入

6、端內(nèi)部都有1.6V的共模電壓。為了獲得最佳的采樣性能，通常ADC都采用差分時(shí)鐘輸入。因此，為了減小上述三個(gè)因素的影響并結(jié)合AD9244的特點(diǎn)，時(shí)鐘源首先在FPGA內(nèi)部經(jīng)過(guò)鎖相環(huán)倍頻然后送入SY10EPT28L，SY10EPT28L能夠在轉(zhuǎn)換延遲不大于600ps的情況下，將LVTTL電平轉(zhuǎn)換成差分LVPECL電平。由于SY10EPT28L和AD9244的CLK+和CLK-端的直流偏置電壓不同，所以轉(zhuǎn)換后的LVPECL電平還需經(jīng)電容耦合，然后送入AD9244的CLK+和CLK-端。(3)電源和數(shù)字信號(hào)輸出電路時(shí)鐘、ADC的數(shù)字輸出信號(hào)和后級(jí)的數(shù)字信號(hào)的跳變都會(huì)引起電源電流的急劇變化。由于印刷電路板

7、的電源線和地線之間存在分布電阻、電容和電感，因此當(dāng)變化的電流經(jīng)過(guò)時(shí)就會(huì)產(chǎn)生變化的電壓，造成電源產(chǎn)生較大的紋波。所以，在設(shè)計(jì)的電路中，AD9244的每一個(gè)電源管腳都就近對(duì)地去耦。為了防止AD9244數(shù)字輸出電流過(guò)大，減小數(shù)字信號(hào)反射對(duì)其他信號(hào)的影響，在AD9244每個(gè)數(shù)字輸出管腳都串接了一個(gè)33?贅電阻。2 ADC數(shù)字化性能測(cè)試傳統(tǒng)的測(cè)試方法是通過(guò)高精度的DAC來(lái)重構(gòu)ADC的輸出信號(hào)，然后用模擬的方法分析ADC的性能，這種方法復(fù)雜、精度低，能分析的性能指標(biāo)也較少。從20世紀(jì)70年代起不少學(xué)者開始研究用數(shù)字信號(hào)處理技術(shù)來(lái)測(cè)試ADC的性能，主要方法有正弦波擬合法、FFT法和直方圖法2等。數(shù)字信號(hào)處理

8、技術(shù)的運(yùn)用使得ADC的性能測(cè)試變得數(shù)字化、軟件化和靈活化。本文提出了一種全新的數(shù)字化測(cè)試方法。測(cè)試系統(tǒng)是利用無(wú)線電導(dǎo)航接收機(jī)電路板上的FPGA、TMS320C6713DSP和DSP并口在線仿真開發(fā)系統(tǒng)、CCSLink工具，通過(guò)軟件編程構(gòu)成數(shù)字化的、可編程的ADC性能測(cè)試系統(tǒng)，其測(cè)試系統(tǒng)原理圖如圖1。?2.2 FPGA預(yù)處理設(shè)計(jì)?預(yù)處理工作流程如下：鎖相環(huán)輸出的時(shí)鐘除提供ADC采樣外，還是整個(gè)數(shù)據(jù)采集模塊的工作時(shí)鐘。延時(shí)模塊的作用是將PLL輸出的時(shí)鐘相對(duì)于采樣時(shí)鐘延時(shí)8個(gè)采樣時(shí)鐘周期，然后給后續(xù)的數(shù)據(jù)采集模塊提供工作時(shí)鐘。延時(shí)的原因是因?yàn)锳D9244有八級(jí)的流水線延遲。地址產(chǎn)生模塊在延時(shí)時(shí)鐘的推

9、動(dòng)下，不斷輸出雙口RAM的寫地址，當(dāng)寫地址達(dá)到雙口RAM的一半時(shí)，地址產(chǎn)生模塊會(huì)輸出一半滿標(biāo)志，觸發(fā)中斷產(chǎn)生邏輯輸出DSP中斷，同時(shí)中斷產(chǎn)生邏輯自身還會(huì)產(chǎn)生一個(gè)上半滿還是下半滿的判斷標(biāo)志位，供DSP讀取判斷用。數(shù)據(jù)整合模塊判斷每一通道AD9244采樣后數(shù)據(jù)的符號(hào)位，將每一通道AD9244采樣后的14位數(shù)據(jù)符號(hào)擴(kuò)展成16位，并將雙通道AD9244采樣數(shù)據(jù)整合成32位。地址產(chǎn)生模塊和數(shù)據(jù)整合模塊的輸出都是采樣時(shí)鐘上升沿敏感的信號(hào)，為了保證寫鎖存信號(hào)有效時(shí)，寫地址輸入和寫數(shù)據(jù)輸入滿足建立時(shí)間（setup time）和保持時(shí)間（hold time），將寫鎖存信號(hào)相對(duì)于延時(shí)模塊輸出時(shí)鐘的上升沿延時(shí)半個(gè)采

10、樣周期。雙口RAM是FPGA內(nèi)嵌的宏模塊，可以同時(shí)供DSP讀取數(shù)據(jù)和存入AD9244采樣后的數(shù)據(jù)，是真正意義上的雙口RAM。2.3 DSP軟件設(shè)計(jì)在導(dǎo)航接收機(jī)中，DSP采用TI公司的高速浮點(diǎn)處理器TMS320C6713，其工作主頻可以達(dá)到300MHz，支持32位、16位、8位數(shù)據(jù)的存取。測(cè)試系統(tǒng)的DSP軟件由匯編語(yǔ)言編寫，訪問(wèn)的數(shù)據(jù)寬度由軟件設(shè)定為32位，同時(shí)讀取兩路采樣后的數(shù)據(jù)存入片內(nèi)的存儲(chǔ)空間，供CCSLink讀取。2.4 CCSLink工具介紹及開發(fā)流程3CCSLink工具把 MATLAB、TI開發(fā)環(huán)境(CCS)及目標(biāo)DSP連接起來(lái)，允許開發(fā)者在MATLAB環(huán)境下完成對(duì)CCS和目標(biāo)DSP

11、的操作。開發(fā)者可以利用MATLAB中強(qiáng)大的可視化、數(shù)據(jù)處理和分析函數(shù)對(duì)來(lái)自CCS和目標(biāo)DSP中的數(shù)據(jù)進(jìn)行分析和處理，從而簡(jiǎn)化DSP軟件開發(fā)的分析、調(diào)試和分析過(guò)程。CCSLink可以利用MATLAB的面向?qū)ο缶幊碳夹g(shù)創(chuàng)建兩種連接對(duì)象：CCS IDE連接對(duì)象和RTDX連接對(duì)象，實(shí)際上RTDX連接對(duì)象是CCS IDE對(duì)象的一個(gè)子類。由于CCSLink提供了許多函數(shù)對(duì)CCS IDE連接對(duì)象進(jìn)行操作，這使得利用CCSLink工具開發(fā)測(cè)試系統(tǒng)變得簡(jiǎn)單、方便、快捷。其開發(fā)流程如圖3。?2.5 FFT測(cè)試結(jié)果采用信號(hào)發(fā)生器Agilent E4438C產(chǎn)生單頻正弦信號(hào)，為了消除頻譜泄漏，采用相干采樣的方法4。具

12、體選擇測(cè)試參數(shù)如下：fin=162.5kHz，fs=6.25MHz，輸入Ain0dBFS，F(xiàn)FT的點(diǎn)數(shù)為500，k取素?cái)?shù)13。利用CCSLink工具，將采樣數(shù)據(jù)點(diǎn)調(diào)入MATLAB，利用MATLAB的畫圖工具畫出的輸入信號(hào)時(shí)域圖及作FFT后的頻譜圖和諧波噪聲背景圖5如圖4、圖5、圖6。?由圖5可以看出，采用相干采樣后完全消除了FFT后的虛假旁瓣對(duì)ADC性能測(cè)試造成的虛假影響。由圖6可以看出，采樣正弦波經(jīng)過(guò)FFT后，直流分量、基波、各次諧波和噪聲均清晰展現(xiàn)在頻譜圖上；在實(shí)際數(shù)據(jù)采集模塊工程實(shí)現(xiàn)時(shí)，輸入在接近滿度甚至達(dá)到滿度時(shí)，諧波分量會(huì)大大增加。由圖6還可以看出，由于實(shí)驗(yàn)室的電磁環(huán)境較差，所以噪聲和雜散波基底較大。實(shí)踐證明，通過(guò)頻譜圖可以方便地對(duì)數(shù)據(jù)采集模塊的性能進(jìn)行測(cè)試、分析，并做出相應(yīng)改進(jìn)，為后續(xù)的數(shù)字濾波提供設(shè)計(jì)依據(jù)。對(duì)于高精度