DDSAD9959應(yīng)用電路和配置源程序

1、11 / 12AD9959是一款有四個DDS通道，最高達(dá)500MSPS勺數(shù)字頻率合成芯片常用電路接法：主要程序：#include"config.h"voiddelay(void)unsignedinti;for(i=0;i<10;i+);/*/voidrun(void)CLR_IOUPDATE;CLR_IOUPDATE;CLR_IOUPDATE;CLR_IOUPDATE;CLR_IOUPDATE;CLR_IOUPDATE;CLR_IOUPDATE;SET_IOUPDATE;SET_IOUPDATE;/*函數(shù)名 : write_a_byte 功能描述 :通過串口寫一個字

2、節(jié)，MSBfirst,上升延有效*/voidwrite_a_byte(uint8w_data)uint8i;for(i=0;i<8;i+)if(w_data&0x80)SET_SDIO0;elseCLR_SDIO0;w_data<<=1;SET_DDSSCLK;CLR_DDSSCLK; /*函數(shù)名 :write_CSR*/voidwrite_CSR(uint8w_data)CLR_SDIO3;CLR_DDSCS;write_a_byte(0x00);/writeaddress0.CSR'saddressis0.write_a_byte(w_data);SET_

3、DDSCS;SET_SDIO3;voidwrite_FR1(uint8w_data1,uint8w_data2,uint8w_data3)CLR_SDI O3;CLR_DDSCS;write_a_byte(0x01);/writeaddress1.FR1'saddressis0x01write_a_byte(w_data1);write_a_byte(w_data2);write_a_byte(w_data3);SET_DDSCS;SET_SDIO3;voidwrite_FR2(uint8w_data1,uint8w_data2)CLR_SDIO3;CLR_DDSCS;write_a_

4、byte(0x02);/writeaddress2write_a_byte(w_data1);write_a_byte(w_data2);SET_DDSCS;SET_SDIO3;voidwrite_CFR(uint8w_data1,uint8w_data2,uint8w_data3)CLR_SDI O3;CLR_DDSCS;write_a_byte(0x03);SET_DDSCS;SET_SDIO3;voidwrite_CTW0(uint32F_word)/ChannelFrequencyTuningWord(C TW0)CLR_SDIO3;CLR_DDSCS;write_a_byte(0x0

5、4);write_a_byte(unsignedchar*)(&F_word)3);write_a_byte(unsignedchar*)(&F_word)2);write_a_byte(unsignedchar*)(&F_word)1);write_a_byte(unsignedchar*)(&F_word)0);SET_DDSCS;SET_SDIO3;voidwrite_CPW0(uint16P_word)/ChannelPhase1OffsetWord(CPW0 )(0x05)CLR_SDIO3;CLR_DDSCS;write_a_byte(0x05);w

6、rite_a_byte(unsignedchar*)(&P_word)1&0x3F); write_a_byte(unsignedchar*)(&P_word)0);SET_DDSCS;SET_SDIO3;voidwrite_ACR(uint32A_word)CLR_SDIO3;CLR_DDSCS;write_a_byte(0x06);write_a_byte(unsignedchar*)(&A_word)3);write_a_byte(unsignedchar*)(&A_word)2);write_a_byte(unsignedchar*)(&

7、A_word)1);SET_DDSCS;SET_SDIO3;CLR_SDIO3;CLR_DDSCS;write_a_byte(0x07);write_a_byte(rising);write_a_byte(falling);SET_DDSCS;SET_SDIO3;voidwrite_RDW(uint32rising)CLR_SDIO3; CLR_DDSCS;write_a_byte(0x08); write_a_byte(unsignedchar*)(&rising)3); write_a_byte(unsignedchar*)(&rising)2); write_a_byte

8、(unsignedchar*)(&rising)1); write_a_byte(unsignedchar*)(&rising)0);SET_DDSCS;SET_SDIO3;voidwrite_FDW(uint32falling)CLR_SDIO3; CLR_DDSCS;write_a_byte(0x09); write_a_byte(unsignedchar*)(&falling)3); write_a_byte(unsignedchar*)(&falling)2); write_a_byte(unsignedchar*)(&falling)1); w

9、rite_a_byte(unsignedchar*)(&falling)0);SET_DDSCS;SET_SDIO3;voidwrite_CTWn(uint8n,uint32w_data)CLR_SDIO3; CLR_DDSCS;write_a_byte(unsignedchar*)(&w_data)2);write_a_byte(unsignedchar*)(&w_data)1);write_a_byte(unsignedchar*)(&w_data)0);SET_DDSCS;SET_SDIO3;#definePLL_DIV5#definesystemp_fr

10、equency(22.1184*1000*PLL_DIV)voidset_frequency(uint32f)unsignedlonginttemp;temp=(unsignedlongint)f*(0xFFFF/(float)systemp_frequency+1.0/systemp_frequency);write_CTW0(temp);uint32change(uint32f)unsignedlonginttemp;temp=(unsignedlongint)f*(0xFFFF/(float)systemp_frequency+1.0/systemp_frequency);returnt

11、emp;voidAD9959_init(void)uint16i;DDS_DDR=0xff;CLR_DDSRESET;for(i=0;i<100;i+);SET_DDSCS;CLR_DDSSCLK;SET_SDIO3;SET_DDSRESET;for（i=0;i<100;i+）;CLR_DDSRESET;for（i=0;i<100;i+）;0 引言AD9959可以對由于模擬處理（例如濾波、放大）或者PCB布線失配而產(chǎn)生的外部信號通道的不均衡進(jìn)行有效的校正，從而使系統(tǒng)工器 T2513NH1MBI400SA101JAT2AHLMP-23001 AD9959的主要特點(diǎn)AD9959的

12、內(nèi)部結(jié)構(gòu)如圖1所示，主要特性如下：有4路帶10位DAC的DDS通道，最高取樣頻率為 500 MSPS大于65 dB的通道隔離度； 32 位頻率分辨率； 14位相位失調(diào)分辨率；10位輸出幅度可縮放的分辨率；具有增強(qiáng)數(shù)據(jù)吞吐量的串行1/O 口（SPI； 可軟件硬件控制以降低功耗；雙電源（DDS核1.8 V,串行 1/O3.3 V）； 內(nèi)置多器件同步功能；內(nèi)置時鐘倍頻鎖相環(huán)（420倍倍頻）。2 AD9959的引腳功能AD9959采用56腳LFCSP寸裝，各引腳的功能定義如下:SYNC_IN：輸入引腳，可同步多片 AD9959的SYNC_OUt!連；SYNC_OU:T輸出引腳，可同步多片 AD9959

13、的SYNC_N目連；MASTER_RESE: T復(fù)位輸入引腳，高有效；PWR_DWN_CT:L外部電源掉電控制引腳；AGND:模擬地；DVDD:數(shù)字電源 (1.8 V)；DGND:數(shù)字地；DAC_RSE:T輸入引腳，可為DAC設(shè)置參考電流，使用時應(yīng)通過一個1.91 kQ電阻接地；REF_CL和 REF_CLK參考時鐘或振蕩輸入端 (互補(bǔ)輸入 )，如果使用單端輸入方式，則應(yīng)從 REF_CL引腳連接一個0.1卩的解耦LOOP_FILTE：R輸入端，使用時應(yīng)串聯(lián)一個零電阻和 680 pF電容至最近的AVDD腳 (PIN28)；IO_UPDATE：輸入引腳，通過該腳的上升沿可把串行口緩存的數(shù)據(jù)內(nèi)容送至

14、激活的寄存 器中，1/O_UPDATE言號應(yīng)與SYNC_CL信號保持同步，并須滿足建立時間與保 持時間的要求；CS：片選串口使能信號端，低有效；DVDD_I/O：3.3 V數(shù)字電源；SYNC_CL：K時鐘輸出，為內(nèi)部時鐘的1/4,用于同步I/O_UPDATE言號；SCLK：I/O串行操作時鐘輸入端，在該端的上升沿寫入數(shù)據(jù)，下降沿讀出數(shù)據(jù)；SDIO_0雙向引腳，用于串行操作的數(shù)據(jù)輸入和輸出；SDIO_1: 3:雙向引腳，用于串行操作數(shù)據(jù)輸入輸出，也可用于控制DAC輸出幅度的斜率；P0P3:輸入引腳，這四個引腳用于控制調(diào)制方式的選擇，掃描累加器的 開關(guān)或者輸出幅度的升降斜率。該四個引腳中的任何一個

15、引腳信號的變化都等同于一個1/O_UPDATE言號的上升沿，該端須與SY NC_CL信號保持同步，并 須滿足建立時間與保持時間的要求；CHOOUT-CH3_IOUT CHOOUFCH3_IOUT輸出引腳，四個通道的互補(bǔ)輸出端，使用時，需接上拉電阻至AVDD。3 工作模式組合AD9959芯片的資源，可同時實(shí)現(xiàn)的工作模式組合如下：(1) 四個通道可以實(shí)現(xiàn)單頻模式、 2 電平調(diào)制模式和線性掃描模式的任意組 合，每個通道均可工作在這三種模式中的一種；(2) 可以同時有一個或兩個通道工作在 4 電平調(diào)制模式，余下的通道工作在 單頻模式；(3) 可以有一個通道工作在 8 電平調(diào)制模式，余下的通道工作在單頻

16、模式；(4) 可以有一個通道工作在 16 電平調(diào)制模式，余下的通道工作在單頻模式；(5) 單頻模式下，可以控制每個通道的輸出幅度斜率；(6) P2和P3引腳用于控制輸出幅度斜率時，任意兩個通道可同時工作在2電平調(diào)制模式，也可同時工作在線性調(diào)頻或調(diào)相模式；(7) P3引腳用于控制輸出幅度斜率時，可以有一個通道工作在8電平調(diào)制模式，余下的通道工作在單頻模式；(8) SDIO_仁SDIO_3引腳用于控制輸出幅度斜率時，四個通道可以實(shí)現(xiàn)各種 2電平調(diào)制模式的組合，而未用于 2電平調(diào)制模式的通道則可工作在單頻模式；(9) SDIOJH SDIO_3引腳用于控制輸出幅度斜率時，可以同時有一個或兩個 通道工

17、作在 4 電平調(diào)制模式，其余通道工作在單頻模式； 4 串行操作AD9959的四個通道可共享一組寄存器地址，這種地址共享機(jī)制其得可以同 時向四個通道的配置寄存器寫入相同的數(shù)據(jù)。當(dāng)需要對四個通道進(jìn)行不同設(shè)置 時，可以通過設(shè)置通道使能位來各自獨(dú)立地寫入每個通道設(shè)置的數(shù)據(jù)。一個串口通信周期分為指令周期和數(shù)據(jù)讀寫周期兩個階段。首先傳送指令 階段的8位指令字，對應(yīng)于SCLK勺8個上升沿，然后執(zhí)行由指令設(shè)定的14 個字節(jié)的數(shù)據(jù)讀寫，完成后再等待下一個指令周期的到來。AD9959有四個串行數(shù)據(jù)引腳（SDIO_0 3）,因而其編程具有更大的靈活性， 通過配置相應(yīng)的寄存器可以有四種編程方式進(jìn)行串行I/O操作。分別

18、是單bit兩線模式,單 bit 三線模式。雙 bit 模式和四 bit 模式。設(shè)置為單bit兩線模式時，SDIO_0為雙向數(shù)據(jù)引腳。設(shè)置為單 bit三線模式 時，SDIO_0為數(shù)據(jù)輸入引腳，SDI0_2為數(shù)據(jù)輸出引腳。在這兩種模式下，SDI0_3都作為串口同步恢復(fù)信號引腳，通過一個正脈沖 使串口恢復(fù)為初始等待指令狀態(tài)。圖 2給出了單bit兩線模式的串口寫時序。設(shè)置為雙bit模式時，SDIO_0和SDIO_1同時作為雙向數(shù)據(jù)引腳，每個 SCLK 周期傳輸兩位數(shù)據(jù)，這樣，傳送一個八位的數(shù)據(jù)信息只需要四個SCLK周期，SDI0_3仍作為串口同步恢復(fù)信號。圖3給出了雙bit模式的串口寫時序。設(shè)置為四bit模式時，SDIO_Q 3可同時作為雙向數(shù)據(jù)引腳，每個 SCLK周期 傳輸四位數(shù)據(jù)，故傳送一個八位數(shù)據(jù)信息僅需要兩個SCLK周期。5在xx中頻信號模擬器中的應(yīng)用現(xiàn)代雷達(dá)信號模擬器的設(shè)計(jì)偏重于運(yùn)用數(shù)字化方式來實(shí)現(xiàn)。事實(shí)上,隨著 實(shí)時數(shù)字信號處理技術(shù)的發(fā)展，PC+DSP+DD的體系結(jié)構(gòu)已成為雷達(dá)信