摘要：本文通過分析FIR數(shù)字濾波器分布 - 程序員聯(lián)

1、摘要：本文通過分析FIR數(shù)字濾波器分布式算法，用FPGA 實(shí)現(xiàn)有符號FIR數(shù)字濾波器。與傳統(tǒng)方法相比，用FPGA實(shí)現(xiàn)數(shù)字信號處理有很大的優(yōu)勢，這得益于FPGA的并行處理能力。本文介紹的分布式算法大大提高了FIR濾波器的速度，并通過ispLEVER予以實(shí)現(xiàn)，并做了功能仿真，時(shí)序仿真。關(guān)鍵詞：FPGA；FIR；分布式算法；DSP1 引言在數(shù)字信號處理的某些方面，比如前端數(shù)字信號處理的運(yùn)算（如：FIR濾波，CORDIC算法或者FFT等等）。FPGA 正在逐漸取代ASIC 和 PDSP。數(shù)字濾波器也正在迅速的代替?zhèn)鹘y(tǒng)的由R，L，C元件和運(yùn)算放大器組成的模塊濾波器，并且日益成為DSP的一種主要處理環(huán)節(jié)。

2、2 分布式算法的基礎(chǔ)分布式算法（distributed arithmetic,DA）是一項(xiàng)重要的FPGA技術(shù)，廣泛應(yīng)用在計(jì)算乘積和之中 。 (1)當(dāng)使用傳統(tǒng)的算法單元完成一個(gè)濾波周期時(shí)，大約需要N個(gè)MAC循環(huán)，當(dāng)使用FPGA時(shí)，這就是一個(gè)簡單問題了。在許多DSP的應(yīng)用領(lǐng)域中，在技術(shù)上是不需要通用的乘法算法的。如濾波器的系數(shù)cn可以通過演義得到，那么在技術(shù)上部分乘積項(xiàng)cnxn就變成了一個(gè)常數(shù)乘法（也就是縮放）,是DA 設(shè)計(jì)的先決條件。有符號DA系統(tǒng)假設(shè)變量xn的表達(dá)式如下：(2) 而內(nèi)積y可以表示為：(3)聯(lián)立（2）和（3）得到輸出y如下：(4)下面來研究一下由（1）式中N=3的三階內(nèi)積，假設(shè)給

3、定的數(shù)據(jù)是N=4位二進(jìn)制補(bǔ)碼形式的，系數(shù)分別是c0=-2, c1=3, c2=1, 相應(yīng)的LUT表如下： 表一X b2X b1 X b0f(ck,xn)0001×0+3×02×0=00011×0+3×02×1=20101×0+3×12×0=30111×0+3×12×1=11001×1+3×02×0=11011×1+3×02×1=11101×1+3×12×0=41111×1+3&

4、#215;12×1=2xk的值是x0=1, x1=-3, x2=7 。采樣下標(biāo)k下的輸出，也就是y,其定義如下：表二步驟tX t2X t1X t0Ft*2t + yt-1=yt01112×20+0=211101×21+2=421004×22+4 =20X t2X t1X t0Ft*2t + yt-1=yt30103×23+20 =4數(shù)值校驗(yàn)結(jié)果是：c0x0+c1x1+c2x2= 2×1+3×(3)+1×7=43 DA 結(jié)構(gòu)的FIR具體設(shè)計(jì)方法如上節(jié)所講的那樣，我們總是計(jì)算具體位b在一個(gè)步驟中通過所有系數(shù)的乘積和。這

5、種計(jì)算只需要一個(gè)小表和一個(gè)附帶移位器的累加器即可。為了使DA的速度優(yōu)勢發(fā)揮到最佳，這里采用開式環(huán)。輸入采用逐次采樣（每次一個(gè)字），位并行的形式。 在這種情況下，對于輸入的每一位都需要配置相應(yīng)單獨(dú)的表。且表的規(guī)模不固定（輸入位寬等于濾波器抽頭的數(shù)量），表的內(nèi)容是相同的。分布式算法FIR濾波器的結(jié)構(gòu)框圖為：圖1 分布式算法FIR 濾波器的并行實(shí)現(xiàn)結(jié)構(gòu)框圖DA FIR數(shù)字濾波器的VHDL程序如下：FIR 的頂層程序：library IEEE;entity dapara isport(clk : in STD_LOGIC;x_in : in STD_LOGIC_VECTOR(3 downto 0);y

6、 : out integer range -64 to 63);end dapara;architecture behave of dapara iscomponent stabport(table_in : in STD_LOGIC_VECTOR(2 downto 0);table_out : out integer range -2 to 4);end component ;signal x0,x1,x2,x3:std_logic_vector(2 downto 0);signal y0,y1,y2,y3:integer range -2 to 4; signal s0:integer r

7、ange -6 to 12; signal s1:integer range -10 to 8;signal t0,t1,t2,t3:integer range -2 to 4;beginprocessbeginwait until clk='1'x0(2)<=x_in(0);x1(2)<=x_in(1);x2(2)<=x_in(2);x3(2)<=x_in(3);for i in 0 to 1 loopx0(i)<=x0(i+1);x1(i)<=x1(i+1);x2(i)<=x2(i+1);x3(i)<=x3(i+1);end

8、loop;t0<=y0;t1<=y1;t2<=y2;t3<=y3;s0<=t0+2*t1;s1<=t2-2*t3; y<=s0+4*s1;end process;lc_tab1:stab port map(table_in=>x0,table_out=>y0);lc_tab2:stab port map(table_in=>x1,table_out=>y1);lc_tab3:stab port map(table_in=>x2,table_out=>y2);lc_tab4:stab port map(table_in

9、=>x3,table_out=>y3);end behave; DA 查找表的程序：library IEEE;entity stab isport(table_in : in STD_LOGIC_VECTOR(2 downto 0);table_out : out integer range -2 to 4);end stab;architecture behave of stab isbeginprocess(table_in)begincase table_in iswhen "000"=>table_out<=0;when "001"=>table_out<=-2;when "010"=>table_out<=3;when "011"=>table_out<=1;when "100"=>table_out<=1;when "101"=>table_out<