高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)課件

1、高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)3 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.1 ADC主要性能指標(biāo)3.2 高速 ADC器件的結(jié)構(gòu)特點(diǎn) 3.3 高速 ADC器件的應(yīng)用 3.4 高速 ADC系統(tǒng)的實(shí)現(xiàn) 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)3.1 ADC ADC器件主要性能指標(biāo)器件主要性能指標(biāo) 工作過程：采樣、保持、量化、編碼、輸出。 主要性能指標(biāo)：轉(zhuǎn)換位數(shù)、轉(zhuǎn)換速率、轉(zhuǎn)換靈敏度、信噪比、無雜散動(dòng)態(tài)范圍、孔徑抖動(dòng)、微分非線性和積分非線性等。 1、轉(zhuǎn)換靈敏度（量化電平）： 2、信噪比（SNR） 信號(hào)功率和各種誤差功率之比，誤差包括量化噪聲、隨機(jī)噪聲以及非線性失真。 2NppQVmax10lg6.021.7636.021.763 10lg(2

2、)bsPSNRNNSNRNfB（過采樣）高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)3、無雜散動(dòng)態(tài)范圍（SFDR） 信號(hào)功率與最大雜散分量功率之比。它反映的是ADC輸入端存在大信號(hào)時(shí)，能辨別有用小信號(hào)的能力。4、孔徑抖動(dòng) 孔徑不確定性是噪聲調(diào)制采樣時(shí)鐘的結(jié)果?？讖蕉秳?dòng)造成非均勻采樣，引起誤差。 采樣時(shí)鐘抖動(dòng)取決于提供時(shí)鐘的振蕩器的頻譜純度。在帶通采樣中更為重要。 內(nèi)部采樣保持電路或帶鎖存比較器取樣時(shí)，樣本時(shí)間延遲的變化； 采樣時(shí)鐘本身上升、下降沿觸發(fā)抖動(dòng)。5、非線性誤差（微分和積分非線性Differential，Integral Non-Linearity） 理論轉(zhuǎn)換值與其實(shí)際特性之間的差別。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3

3、.2.1 并行轉(zhuǎn)換結(jié)構(gòu)并行轉(zhuǎn)換結(jié)構(gòu) 早期的高速ADC器件，大多采用此結(jié)構(gòu)，采用以空間換時(shí)間的策略。目前的超高速轉(zhuǎn)換電路仍用這種結(jié)構(gòu)。在100 MHz以上速度的 ADC轉(zhuǎn)換器中，恐怕只能采用并行比較方式，要使速度更高，還得采用幾個(gè)并行結(jié)構(gòu)交叉工作方式，以空間換取時(shí)間。 并行比較的方式下精度（分辨率）不可能很高，因?yàn)椴⑿薪Y(jié)構(gòu)的比較器數(shù)是按2N的方式增長(zhǎng)，做到10位后就很難再高了。另一個(gè)缺點(diǎn)是加重了輸入級(jí)負(fù)載，因而有的采用加輸入緩沖器隔離來避免這個(gè)缺點(diǎn)。但隨著分辨率提高，輸入緩沖器以2N方式增加也是很困難的。并行比較還有功耗大的缺點(diǎn)，這也限制了它的位數(shù)的增加。3.2 高速高速ADCADC器件的結(jié)構(gòu)特

4、點(diǎn)器件的結(jié)構(gòu)特點(diǎn)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.2.2 流水線型結(jié)構(gòu)流水線型結(jié)構(gòu) 流水線型結(jié)構(gòu)也稱串并行（Sub-Range）結(jié)構(gòu)。 比如12位10MHz的ADC轉(zhuǎn)換器，它的4級(jí)流水分別是3位、4位、4位、4位，前面每一級(jí)都產(chǎn)生一個(gè)冗余位，用于誤差校正，這樣可保證它的12位分辨率。由于引入了流水線工作模式，有3個(gè)周期的流水遲延，即所加模擬信號(hào)轉(zhuǎn)換出的數(shù)據(jù)要在3個(gè)時(shí)鐘周期后才能讀出。這在一般連續(xù)工作方式下不會(huì)產(chǎn)生太大的問題，但對(duì)某些特殊應(yīng)用場(chǎng)合還應(yīng)引起注意。 流水線結(jié)構(gòu)帶來的優(yōu)點(diǎn)是，它能兼顧速度與分辨率，同時(shí)對(duì)降低功耗、減小輸入級(jí)負(fù)載也都有好處。采用流水線結(jié)構(gòu)都應(yīng)有數(shù)字誤差補(bǔ)償技術(shù)以保證轉(zhuǎn)換的正確性。

5、 一般100MHz以下采用此結(jié)構(gòu)，但有例外如AD9054（200 MHz，8bit）采用兩級(jí)流水 。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.2.3 分路轉(zhuǎn)換結(jié)構(gòu)分路轉(zhuǎn)換結(jié)構(gòu) 高速ADC的另一并行特征是分路采集、分路輸出：即采用多路較低速的ADC芯片分路采樣，合成為高速采樣的效果。而多片ADC并行又包括時(shí)間并行和幅度并行兩種方式。多片ADC并行可以降低對(duì)每一片ADC芯片的性能要求，但增加了設(shè)備量和控制的復(fù)雜性，同時(shí)由于系統(tǒng)時(shí)鐘在多片ADC之間可能會(huì)發(fā)生抖動(dòng)。因此需要采用非均勻采樣的理論對(duì)轉(zhuǎn)換的效果進(jìn)行分析。在超高速應(yīng)用的場(chǎng)合，一般采用的是單片ADC變換的結(jié)構(gòu)。 高速ADC器件要設(shè)法與外部邏輯電路相匹配。超過1

6、00MHz速度的器件一般都采用ECL邏輯，現(xiàn)在采用LVDS電平。在速度更高的時(shí)候，還采用雙通輸出（如 AD9054）以降低對(duì)外部邏輯電路的要求。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 要實(shí)現(xiàn)高速轉(zhuǎn)換，輸入級(jí)的頻響還非常重要，通常要求輸入緩沖級(jí)頻響應(yīng)高于轉(zhuǎn)換速度。例如 MAX101，它的跟蹤保持放大器帶寬達(dá) 1.2 GHz，孔徑時(shí)間為1.2 ps。在 AD9054中，跟蹤保持級(jí)的前面還插入輸入緩沖級(jí)以降低對(duì)外部輸入放大器的要求。 高速ADC的器件封裝結(jié)構(gòu)都安排得比較便于電路板設(shè)計(jì)。高速器件通常都要求有良好的接地與去耦。同時(shí)器件內(nèi)部的模擬電源、數(shù)字電源、模擬地、數(shù)字地都是分離的，這有利于減少數(shù)字部分對(duì)模擬部分的干擾

7、。配合這種結(jié)構(gòu)，在管腳安排上，一般都采取模擬部分與數(shù)字部分分開的方式。集中模擬部分的模擬輸入、模擬電源、模擬地在器件的一例或一端，而數(shù)字部分的時(shí)鐘、控制端口、輸出數(shù)據(jù)被安排在另一側(cè)或另一端。這樣，在設(shè)計(jì)電路PCB板時(shí)十分方便。 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.3.1 信號(hào)聯(lián)線信號(hào)聯(lián)線 微波傳輸線在數(shù)百兆赫茲的頻率上，信號(hào)聯(lián)線已經(jīng)不能看作是零電阻、零電抗的理想聯(lián)線；信號(hào)線上的電阻、電抗可能會(huì)引起以下問題： （a）信號(hào)延遲：通常每英尺信號(hào)延遲2ns左右，已經(jīng)可與門延遲相比；（b）信號(hào)反射：可造成邏輯誤翻轉(zhuǎn)；（c）信號(hào)線間的串?dāng)_：相鄰信號(hào)線的干擾，可造成誤翻轉(zhuǎn)；（d）電路噪聲：可影響ADC精度。 解決以上

8、問題可以采用微波傳輸線的理論分析超高速信號(hào)聯(lián)線；它可以控制傳輸延遲，消除反射，減小串?dāng)_、噪聲。為正確采用微波傳輸線作為信號(hào)聯(lián)線，應(yīng)采用EDA軟件，它可以仿真信號(hào)線的延遲、反射、串?dāng)_、噪聲，為高速實(shí)時(shí)系統(tǒng)設(shè)計(jì)提供保障。 信號(hào)聯(lián)線的問題不僅是ADC的問題，它是所有高速實(shí)時(shí)電路實(shí)現(xiàn)中普遍存在的問題，因此其解決的方案也具有普遍性。 3 3.3 高速高速ADCADC器件的應(yīng)用器件的應(yīng)用高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.3.2 高速高速ADC器件選擇器件選擇 器件的選擇首先考慮轉(zhuǎn)換速率，其次為分辨率，即位數(shù)。如 AD9020為 10位 60 MHz的 ADC，表示它的轉(zhuǎn)換速度為 60 MHz，分辨率為10位。這1

9、0位只表示對(duì)每一個(gè)輸入模擬信號(hào)有10位的數(shù)據(jù)輸出。而實(shí)際上輸出的數(shù)據(jù)是不是按照它的權(quán)值唯一地代表輸入模擬電壓與實(shí)際所加的模擬電壓等價(jià)，都不一定能保證。影響這種等價(jià)關(guān)系的有兩部分因素：一是ADC的直流精度，即指標(biāo)中所指的積分非線性與微分非線性。如 AD9020，在工作溫度范圍內(nèi)微分非線性為（1.251.5）LSB，積分非線性為（2.02.5）LSB，這僅代表靜態(tài)轉(zhuǎn)換誤差。二是動(dòng)態(tài)誤差。由于寬帶噪聲、數(shù)字信號(hào)干擾、諧波干擾等因素，使得AD9020的有效數(shù)據(jù)位（ENOB）根本不可能達(dá)到10位。在fin=2.3MHz時(shí)，有效數(shù)據(jù)位一般為 9.0位；而在fin=15.3MHz時(shí)，有效數(shù)據(jù)位為7.58.0

10、位。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 從系統(tǒng)要求的 ADC有效精度應(yīng)達(dá)10位，若選用10位的芯片往往不能滿足要求，應(yīng)考慮直流交流誤差的影響，應(yīng)留有相當(dāng)?shù)脑Ａ?。如，系統(tǒng)要求10位的精度，則選12位，其輸出的低2位不用，用來保證系統(tǒng)所要求的精度。 按器件給出的速度指標(biāo)全速運(yùn)用也不是可取的。全速運(yùn)行下ADC的有些指標(biāo)會(huì)有所降低，廠家會(huì)將它指示出來。全速運(yùn)行的另一個(gè)問題是功耗可能過大。器件的功耗通常是運(yùn)行速度的函數(shù)。速度越快，功耗越大。有的功耗指標(biāo)是在全速下給出的，有的可能不是，這點(diǎn)也應(yīng)注意。另外功耗指標(biāo)還跟散熱條件有關(guān)，實(shí)際的應(yīng)用場(chǎng)合不會(huì)也不可能完全等同于測(cè)試時(shí)的條件。因此，應(yīng)該給器件留有一些裕量，除非不得已，

11、通常都不應(yīng)采用全速運(yùn)行。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.3.3 對(duì)時(shí)鐘、基準(zhǔn)源、輸入驅(qū)動(dòng)的要求對(duì)時(shí)鐘、基準(zhǔn)源、輸入驅(qū)動(dòng)的要求 高速ADC器件對(duì)時(shí)鐘的要求比較嚴(yán)格。除了要求環(huán)境比較干凈外，占空比要求也比較嚴(yán)格，通常占空比以50最好，允許10左右的改變，更大的占空比變化是不可取的。高速ADC要求時(shí)鐘源穩(wěn)定，相位噪聲小，邊沿干凈。因?yàn)闀r(shí)鐘上的振蕩會(huì)產(chǎn)生附加的轉(zhuǎn)換噪聲，耦合方式有直接和變壓器兩種。 對(duì)基準(zhǔn)電壓源的要求也比較嚴(yán)格。可以設(shè)想基準(zhǔn)電壓源要驅(qū)動(dòng)幾百個(gè)比較器而又要保持電壓的穩(wěn)定的難度。高速ADC現(xiàn)在都有內(nèi)部基準(zhǔn)源，這給設(shè)計(jì)帶來很大好處，同時(shí)也有助于減少外部元器件引入的干擾。但內(nèi)部基準(zhǔn)源的溫漂指標(biāo)都較低

12、，如果分辨率的要求比較高，可考慮采用外部基準(zhǔn)源。外部基準(zhǔn)源的可選擇范圍大得多，大部分情況下都可以滿足溫漂指標(biāo)。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 高速、大帶寬信號(hào) ADC電路的輸入信號(hào)幅度都較小，一般不超過4V（峰峰值）。這是由于速度很高，使模擬信號(hào)的幅度不可能很高，同時(shí)分布電容的影響對(duì)信號(hào)幅度的提高起了很大的制約作用，為此一般采用差分形式的模擬輸入。 差分模擬輸入：抑制偶次諧波、共模信號(hào)（電源、地線、本地振蕩）。DC（低通采樣）、AC（帶通采樣） ADC轉(zhuǎn)換器的比較器陣列如果直接接到模擬信號(hào)輸入端，比較器的輸入電容也是模擬信號(hào)驅(qū)動(dòng)的容性負(fù)載，則對(duì)信號(hào)幅度的影響會(huì)更大。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 大多數(shù)高速ADC

13、器件都內(nèi)含跟蹤保持放大器（T/H），有的在T/H前還加緩沖運(yùn)放，這些都為模擬信號(hào)的穩(wěn)定提供了相當(dāng)?shù)挠欣麠l件。即使這樣，在進(jìn)入 ADC之前的模擬信號(hào)在片外還是要用運(yùn)放緩沖。這個(gè)緩沖級(jí)除了隔離信號(hào)源與 ADC外，一般還起信號(hào)模式變換作用，如變?yōu)橹绷髌?、單端?qū)動(dòng)、差動(dòng)驅(qū)動(dòng)等等。當(dāng)然所選擇的運(yùn)放應(yīng)有較高的帶寬和驅(qū)動(dòng)能力，要滿足ADC對(duì)信號(hào)源的要求。 輸入運(yùn)放的SNR要明顯優(yōu)于ADC的SNR。 無源器件的變壓器，其噪聲和諧波失真可忽略，建議采用輸入變壓器交流耦合方式。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集

14、技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.3.4 高速高速ADC設(shè)計(jì)設(shè)計(jì) 高速ADC（不僅僅是高速ADC，對(duì)高精度ADC也一樣）的布局、接地和去耦對(duì)實(shí)現(xiàn)ADC指標(biāo)要求十分重要，歸納起來為： （1）采用多層 PCB板。大面積地線（地平面）與大面積電源線對(duì) ADC轉(zhuǎn)換都是有利的。 （2）模擬地與數(shù)字地分離，最后就近接于平面地。 （3）用120uF的電解電容和0.010.1uF的無極性電容對(duì)每組電源分別去耦。去耦元件應(yīng)盡可能地接在靠近 ADC器件處。模擬電源去耦要先接到模擬地線點(diǎn)，數(shù)字電源去耦要先接到數(shù)字地線點(diǎn)。 （4）模擬電源與數(shù)字電源分開供電。如果采用單一電源，也應(yīng)在進(jìn)入電路板處分離出來，并分別加以去耦（L

15、C瓷珠、3端電源濾波器）。 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) （5）模擬輸入通路應(yīng)盡可能地短，并在適當(dāng)?shù)胤浇K結(jié)以避免反射。同時(shí)模擬輸入信號(hào)與基準(zhǔn)電壓都應(yīng)遠(yuǎn)離數(shù)字信號(hào)通路，這樣可避免由于數(shù)字信號(hào)的高速變化而耦合到模擬通路。 （6）數(shù)字通路也應(yīng)盡可能地短，也要注意長(zhǎng)度的匹配以避免反射。如果必要，可在通路中串入小電阻（如 33左右），有助于減小數(shù)字信號(hào)的干擾。 （7）將ADC轉(zhuǎn)換器芯片下的PCB板布置成地平面有很大的好處。 （8）芯片插座會(huì)增大分布電容，建議在電路板裝配中不用插座。 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.4.1 數(shù)據(jù)存儲(chǔ)：分路數(shù)據(jù)輸出數(shù)據(jù)存儲(chǔ)：分路數(shù)據(jù)輸出 由于超高速數(shù)據(jù)采集系統(tǒng)的速度很快，因此存儲(chǔ)模塊的設(shè)

16、計(jì)一般都采用分路數(shù)據(jù)輸出的體系結(jié)構(gòu)；這種結(jié)構(gòu)將ADC的輸出數(shù)據(jù)分成多路較低速數(shù)據(jù)輸出，可以降低對(duì)存儲(chǔ)器讀寫速度的要求。 3.4.2 模擬電路的抗干擾模擬電路的抗干擾 系統(tǒng)抗干擾的方法首先是屏蔽，包括電路整體的屏蔽以及系統(tǒng)模擬部分和數(shù)字部分之間的屏蔽。但是由于超高速系統(tǒng)一般是高功耗的，因此還必須兼顧散熱問題。數(shù)據(jù)采集系統(tǒng)中數(shù)字電路對(duì)模擬電路的干擾是主要誤差源之一。3.4 高速高速ADCADC系統(tǒng)的實(shí)現(xiàn)系統(tǒng)的實(shí)現(xiàn) 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 消除這一干擾可以通過器件的隔離、電源濾波、星形接地以及元器件的合理布置來解決。在超高速系統(tǒng)的實(shí)現(xiàn)中，大面積地（多層板）是一個(gè)最基本、也最重要的因素之一，一方面它可以

17、減小干擾，另一方面它也是微帶傳輸線的一個(gè)組成部分。 隔離：光隔（光耦、光纖）、差分(LVDS) 3.4.3 性能測(cè)試：動(dòng)態(tài)有效位性能測(cè)試：動(dòng)態(tài)有效位 ADC的性能指標(biāo)包括有效位數(shù)、非線性、單調(diào)性、漏碼等。由于電路中各種干擾因素的存在，不能認(rèn)為ADC芯片的標(biāo)稱指標(biāo)就是實(shí)際電路板的性能指標(biāo)，因此需要對(duì)ADC進(jìn)行性能測(cè)試。這里，ADC的測(cè)試可以分為靜態(tài)測(cè)試和動(dòng)態(tài)測(cè)試。在ADC的各項(xiàng)指際中，通常最為關(guān)心的指標(biāo)是動(dòng)態(tài)有效位數(shù)(ENOB)，它可以采用FFT方法進(jìn)行測(cè)試。具體方案是： 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) （a）采用單頻正弦信號(hào)輸入到ADC；（b）對(duì)ADC輸出結(jié)果進(jìn)行快速傅里葉變換（FFT），計(jì)算信噪比增益

18、；（c）有效位數(shù)=（信噪比增益FFT增益 1.76）/6.02。上述FFT可以由DSP、PC機(jī)、邏輯分析儀等完成（多次平均）。注意頻譜泄漏！高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)3.4.4 超高速數(shù)據(jù)傳輸技術(shù)超高速數(shù)據(jù)傳輸技術(shù)一、一、FPDP協(xié)議協(xié)議 FPDP（front panel data port，前面板數(shù)據(jù)口）協(xié)議是由VSO提出的。1、基于最小等待時(shí)間與精確傳輸速率；基于FPDP協(xié)議的總線用于在兩個(gè)或多個(gè)VME總線子板之間提供高速數(shù)據(jù)傳輸2、總線寬度為32bit， 通過80線帶狀電纜或背板連接。3、單一發(fā)送設(shè)備提供一個(gè)自由時(shí)鐘（TTL 或PECL）此單一時(shí)鐘決定了總線帶寬。4、單向傳輸，可通過硬線鏈路、

19、開關(guān)或軟件手段進(jìn)行配置，實(shí)現(xiàn)分時(shí)雙向傳輸。 5、FPDP協(xié)議的傳輸數(shù)據(jù)以幀為單位，在幀起始或幀結(jié)束時(shí)有同步信號(hào)。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)6、沒有總線沖突，協(xié)議也不包含地址與仲裁周期，因此數(shù)據(jù)傳輸速率完全由發(fā)送設(shè)備提供的自由時(shí)鐘決定。7、數(shù)據(jù)傳輸?shù)淖畲髱挒?60MB/S。8、接口信號(hào)整體上可分為4類：第1類是32根數(shù)據(jù)線31：00，第2類是5個(gè)控制/狀態(tài)信號(hào)：/DIR、/DVALID、/NRDY、/SUSPEND、/SYNC，第3類是3個(gè)時(shí)鐘信號(hào)：STROBE、PSTROBE、/PSTROBE，最后是2個(gè)可編程的用戶自定義信號(hào)：PIO1、PIO2與保留信號(hào)。9、規(guī)定了4種信號(hào)傳輸方式，即非幀數(shù)據(jù)傳

20、輸，單幀數(shù)據(jù)傳輸，固定大小重復(fù)幀數(shù)據(jù)傳輸和動(dòng)態(tài)大小重復(fù)幀數(shù)據(jù)傳輸。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)二、二、LVDS標(biāo)準(zhǔn)標(biāo)準(zhǔn)1、500MHZ數(shù)據(jù)，短距離高速通信，低壓差分信號(hào)。2、串行數(shù)據(jù)傳輸速率已達(dá)125GB/S，25GB/S已經(jīng)實(shí)用。3、小振幅差分信號(hào)技術(shù)，非常低的幅度信號(hào)（350MV）通過一對(duì)差分PCB走線或平衡電纜傳輸數(shù)據(jù)。4、低振幅和恒流源模式驅(qū)動(dòng)產(chǎn)生極低的噪聲，功率非常小。5、ANSI/TIA/EIA-644 1995標(biāo)準(zhǔn)化。6、驅(qū)動(dòng)器是一個(gè)恒流源（通常為35MA， 由一對(duì)差分信號(hào)線組成）。接收端高直流輸入阻抗，全部驅(qū)動(dòng)電流將流經(jīng)100的終端電阻， 產(chǎn)生約350MA的電壓。7、低擺幅差分信號(hào)技術(shù)

21、，其驅(qū)動(dòng)和接收不依賴于供電電壓（如3.3V），因此比較容易地應(yīng)用于低電壓系統(tǒng)中而保持同樣的信號(hào)電平和性能。8、由于恒定的電流驅(qū)動(dòng)使得度越時(shí)間很短， 降低了噪聲和EMI。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)二、SERDES SERDES 并串行與串并行轉(zhuǎn)換器，串化器/并化器（A device that serializes output from, and deserializes input to, a business machine） 一種（信號(hào)）轉(zhuǎn)換設(shè)備，對(duì)處理器的輸出（信號(hào)）進(jìn)行并串行（串行化）轉(zhuǎn)換，而對(duì)其輸入（信號(hào)）進(jìn)行串并行（解串）轉(zhuǎn)換。SERializer/DESeriali

22、zer的縮 寫。 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) 3.4.5 超高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)超高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) 下面結(jié)合科研項(xiàng)目，介紹采用SPT7610和多路存儲(chǔ)技術(shù)、采樣速度達(dá)600MHz的超高速數(shù)據(jù)采集系統(tǒng)的工作原理與實(shí)現(xiàn)方案。 根據(jù)系統(tǒng)600MHz采樣速度的要求，ADC芯片采用SPT公司的6bit閃爍式ADCSPT7610。該芯片為單片結(jié)構(gòu)，最高采樣速度為1GSPS，輸入帶寬為1.4GHz，輸出為二進(jìn)制補(bǔ)碼。電平轉(zhuǎn)換電路將0.5V 輸入信號(hào)轉(zhuǎn)換成01V。時(shí)鐘電路將600MHz轉(zhuǎn)換成正交差分ECL信號(hào)。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù) SPT7610采樣輸出分

23、為2路ECL，每路為300MHz，受到存儲(chǔ)器速度的限制，不可能將輸出數(shù)據(jù)直接用于存儲(chǔ)，而將輸出數(shù)據(jù)分成8路進(jìn)行存儲(chǔ)。SPT7610的2路ECL輸出數(shù)據(jù)（A路和B路數(shù)據(jù)）分別與2個(gè)8bit驅(qū)動(dòng)器相連，再并行連接4個(gè)ECL鎖存器， 4個(gè)鎖存器的鎖存脈沖是由SPT7610輸出的300MHz轉(zhuǎn)換結(jié)束信號(hào)DRA和 DRB經(jīng)4分頻后移位得到的。8路鎖存器的輸出經(jīng)ECLTTL電平轉(zhuǎn)換后，數(shù)據(jù)送入8路FIFO進(jìn)行緩存。這樣就將6bit/ 600 MHz 轉(zhuǎn)換成48bit/75MHz TTL，存放在FIFO存儲(chǔ)器中。FIFO以48bit的字寬，通過總線驅(qū)動(dòng)，異步傳輸給外部。高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)超高速數(shù)據(jù)采集系統(tǒng)

24、原理框圖 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)數(shù)據(jù)采樣、鎖存、讀寫時(shí)序 高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)CompuScope 14200General-purpose digitizer for the PCI bus高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)4-Channel 500 MHz, 8-bit A/D with Virtex-4 FPGAs - VME高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)Dual 215 MHz, 12-bit A/D with Virtex-II Pro FPGAs - VME/VXS高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)Qx-NEPTUNE-VXS-A-P高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)高速實(shí)時(shí)數(shù)據(jù)采集技術(shù)Qx-NEPTUNE-VXS-A-P性能指標(biāo)1、概述 基于VXS總線的A/D采集板，含雙路2GSPS 10Bit A/D采集通道，所有輸入/輸出時(shí)鐘與采樣輸入時(shí)鐘保持嚴(yán)格同步關(guān)系。