《EDA》試題B答案

1、2007 至2008學(xué)年度第二學(xué)期期末考核 EDA試題 （開(kāi)卷）卷號(hào)：B 時(shí)間：120 分鐘 2008 年6 月專業(yè)：電子信息工程 學(xué)號(hào)： 姓名：一 填空題（20分）1、 VHDL2、 DEVICE.LIB SYMBOLS.LIB3、 實(shí)際零件焊接到電路板時(shí)所指示的外觀和焊點(diǎn)的位置4、 電子設(shè)計(jì)自動(dòng)化 電子CAD技術(shù)5、 ALTERA，XILINX6、 WAIT7、 電路連接8、 SRAM-BASE9、 2.54mm 300mil10、 元件外觀和元件引線端子的圖形二 名詞解釋（20分）1 PLD/FPGA PLD是可編程邏輯器件（Programable Logic Device）的簡(jiǎn)稱，F(xiàn)P

2、GA是現(xiàn)場(chǎng)可編程門陣列（Field Programable Gate Array)的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以我們有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或PLD/FPGA。2.過(guò)孔 當(dāng)需要連接兩個(gè)層面上的銅膜走線時(shí)就需要過(guò)孔（Via）,過(guò)孔又稱為貫孔、沉銅孔和金屬化孔。過(guò)孔分為穿透式（Through）、半隱藏式(Blind)和隱藏式(Buried)3.銅膜線 就是連接兩個(gè)焊盤的導(dǎo)線，稱為Track，一般銅膜線走線在不同層面取不同的走向，例如頂層走水平線，則底層走垂直線。頂層和底層走線之間的連接采用過(guò)孔（Via）連接。4 PROM、PAL和PLA PROM：與陣

3、列固定，或陣列可編程，一般用作存儲(chǔ)器，其輸入為存儲(chǔ)器的地址，輸出為存儲(chǔ)器單元的內(nèi)容。但輸入的數(shù)目太大時(shí)，器件功耗增加，其局限性大。PLA：與或陣列均可編程，但是其慢速特性和相對(duì)PAL、PROM而高得多的價(jià)格妨礙了它被廣泛使用。PAL：或陣列固定，與陣列可編程，其第二代產(chǎn)品GAL具有了可電擦寫、可重復(fù)編程、可設(shè)置加密的功能。5 自頂向下的/自下而上的設(shè)計(jì)方法自下而上的設(shè)計(jì)方法，使用該方法進(jìn)行硬件設(shè)計(jì)是從選擇具體元器件開(kāi)始，并用這些元器件進(jìn)行邏輯電路設(shè)計(jì)，從而完成系統(tǒng)的硬件設(shè)計(jì)，然后再將各功能模塊連接起來(lái)，完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)，自頂向下的設(shè)計(jì)方法就是從系統(tǒng)的總體要求出發(fā)，自頂向下分三個(gè)層次對(duì)系統(tǒng)

4、硬件進(jìn)行設(shè)計(jì)。第一個(gè)層次是行為描述第二個(gè)層次是數(shù)據(jù)流描述第三個(gè)層次為邏輯綜合三 選擇題（12分）1 A 2D 3A 4D 5B四 簡(jiǎn)答題（6+6=12分）1原理圖設(shè)計(jì)步驟（6分） 設(shè)置原理圖設(shè)計(jì)環(huán)境 1分 放置元件 1分 原理圖布線 1分 編輯與調(diào)整 1分 檢查原理圖 1分 生成網(wǎng)絡(luò)表 1分2過(guò)程調(diào)用語(yǔ)句可以并發(fā)執(zhí)行,但要注意那些問(wèn)題:（ 6分）并發(fā)過(guò)程調(diào)用是一個(gè)完整的語(yǔ)句,在它之前可以加標(biāo)號(hào) 2分并發(fā)過(guò)程調(diào)用語(yǔ)句應(yīng)帶有IN,OUT或INOUT的參數(shù),他們應(yīng)該列在過(guò)程名后的括號(hào)內(nèi) 2分并發(fā)過(guò)程調(diào)用可以有多個(gè)返回值 2分五 論述題MAX+PLUSII軟件設(shè)計(jì)流程（13分）1) 輸入項(xiàng)目文件名(F

5、ile/Project/Name) 2) 輸入源文件(圖形、VHDL、AHDL、Verlog和波形輸入方式)3) 指定CPLD型號(hào)(Assign/Device)4) 設(shè)置管腳、下載方式和邏輯綜合的方式，若上一步用的是AUTO則不需設(shè)置管腳(Assign/Global Project Device Option,Assign/Global Logic Synthesis)5) 保存并檢查源文件(File/project/Save & Check)文件名與實(shí)體名一致。6) 指定管腳(Max+plus/Floorplan Editor)7) 保存和編譯源文件(File/project/Save &

6、Compile)8) 生成波形文件(Max+plus/Waveform Editor)9) 仿真(Max+plus/Simulator)10) 下載配置(Max+plus/Programmer)六VHDL語(yǔ)言編程（6+6+10=22分）（1）2輸入或非門LIBRARY ieee;use ieee.std_logic_1164.all;entity nor2 isport(a,b: in std_logic; y: out std_logic);end nor2;architecture nor_behave of nor2 isbegin y=a nor b;end nor_behave;（2

7、）半加器LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY half ISPORT (a, b: IN std_LOGIC; s,co: OUT std_LOGIC);END half;ARCHITECTURE half1 OF half ISsignal c,d :std_logic;BEGIN c=a or b; d=a nand b; co=not d; s=c and d;end half1;（3）十二進(jìn)制同步計(jì)數(shù)器引腳定義: reset 復(fù)位 en 計(jì)數(shù)控制 clk 時(shí)鐘 qa,qb,qc,qd 計(jì)數(shù)器輸出 LIBRARY ieee;use

8、 ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count12 isport(clk,reset,en: in std_logic; qa,qb,qc,qd: out std_logic);end count12;architecture behave of count12 issignal count_4: std_logic_vector(3 downto 0);begin qa=count_4(0); qb=count_4(1); qc=count_4(2); qd=count_4(3); process(clk,reset) begin if (reset=0) then count_4=0000; elsif(clkevent and clk