實驗 簡單分頻時序邏輯電路的設(shè)計_第1頁
實驗 簡單分頻時序邏輯電路的設(shè)計_第2頁
實驗 簡單分頻時序邏輯電路的設(shè)計_第3頁
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文檔簡介

實驗 簡單分頻時序邏輯電路的設(shè)計一實驗?zāi)康模?掌握最基本組合邏輯電路的實現(xiàn)方法。2學(xué)習(xí)時序電路測試模塊的編寫。3學(xué)習(xí)綜合和不同層次的仿真。二實驗設(shè)備：安裝Modelsim-6.5c的PC機。三實驗內(nèi)容：用always塊和(posedge clk)或(negedge clk)的結(jié)構(gòu)表述一個1/2分頻器的可綜合模型，觀察時序仿真結(jié)果四實驗代碼module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always(posedge clk_in) begin if(!reset) clk_out=0; else clk_out=clk_out; end endmoduletimescale 1ns/100psdefine clk_cycle 50module top; reg clk,reset; wire clk_out; always #clk_cycle clk=clk; initial begin clk=0; reset=-1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk m0(.reset(reset),.clk_in(clk),.clk

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