交織器解交織器的設(shè)計(jì)說明文檔

1、卷積交織器與解交織器的Verilog實(shí)現(xiàn)卷積交織器與解交織器的 VHDL實(shí)現(xiàn)和FPGA實(shí)現(xiàn)交織器與解交織器的Verilog設(shè)計(jì)0引言在數(shù)字通信中由于信道固有的噪聲特性以及衰落特性，信息在有干擾信道傳輸時(shí)不可避免的會(huì)發(fā)生差錯(cuò)。為了提高通信系統(tǒng)信息傳輸?shù)目煽?性，一般采用糾錯(cuò)編碼技術(shù)來提高通信系統(tǒng)抗干擾能力。但是當(dāng)信道發(fā)生 突發(fā)差錯(cuò)時(shí)，會(huì)造成連續(xù)的錯(cuò)誤，超過糾錯(cuò)碼的糾錯(cuò)能力。交織技術(shù)作為 一項(xiàng)改善通信系統(tǒng)性能的方式，將數(shù)據(jù)按照一定的規(guī)則打亂，把原先連續(xù) 的差錯(cuò)分散開來，使突發(fā)性錯(cuò)誤轉(zhuǎn)化為隨機(jī)性錯(cuò)誤，能夠提高通信系統(tǒng)抗 突發(fā)差錯(cuò)的能力和降低譯碼復(fù)雜度。VHDL乍為一種硬件設(shè)計(jì)時(shí)采用的標(biāo)準(zhǔn)語言，降低設(shè)

2、計(jì)FPGA勺難度，使整個(gè)系統(tǒng)的設(shè)計(jì)和調(diào)試周期縮短。本設(shè)計(jì)利用FPG険現(xiàn)交織，能大大縮減電路的體積，提高電路的穩(wěn)定性。1卷積交織和解交織的原理交織過程可算作一個(gè)編碼過程，他把經(jīng)過糾錯(cuò)編碼的數(shù)據(jù)進(jìn)行一定的 排列組合,提高原有糾錯(cuò)編碼的糾突發(fā)錯(cuò)誤的能力。數(shù)字通信中一般采取 的同步交織有2種：(1) 塊交織也叫矩陣行列轉(zhuǎn)置法?？梢员硎鰹橐粋€(gè)二維存儲(chǔ)器陣列(NX B)。交織過程是數(shù)據(jù)先按行寫入，再按列讀出；解交織過程則相反，是數(shù)據(jù)先按 列寫入，再按行讀出。塊交織結(jié)構(gòu)簡(jiǎn)單，但數(shù)據(jù)延時(shí)時(shí)間長而且所需的存儲(chǔ)器比較大。(2) 卷積交織交織器的輸入端的輸入符號(hào)數(shù)據(jù)按順序分別進(jìn)入B條支路延時(shí)器，每一路延時(shí)不同的符號(hào)

3、周期。第一路無延時(shí)，第二路延時(shí)M個(gè)符號(hào)周期，第三路延時(shí)2M個(gè)符號(hào)周期，第B路延時(shí)(B - 1 )M個(gè)符號(hào)周期。交織器的輸出端按輸入端的工作節(jié)拍分別同步輸出對(duì)應(yīng)支路經(jīng)延時(shí)的數(shù)據(jù)。卷積交織每條支路符號(hào)數(shù)據(jù)的延時(shí)節(jié)拍為di = ( i - 1)M B，i = 1，2，B 。解交織器的延時(shí)數(shù)與交織器相反。圖1卷積交織器和解交織器原理圖在仔細(xì)對(duì)比塊交織和卷積交織兩種方法之后，考慮到縮短延時(shí)和減小 器件體積，小組決定采用卷積交織的方法來設(shè)計(jì)。然而實(shí)現(xiàn)卷積交織的延時(shí)方法有多種，一是采用移位寄存器法，直接利用FIFO實(shí)現(xiàn)每條支路的延時(shí)， 這種方法實(shí)現(xiàn)簡(jiǎn)單，但是當(dāng)B與 M值較大時(shí)， 需要消耗大量的寄存器 （圖2

4、所示）;二是利用RAM來實(shí)現(xiàn)移位寄存器 的功 能，通過控制讀/寫地址來實(shí)現(xiàn)每條支路延遲。.J 3.圈2 F垃O拂僮奇存歸作過程圖3 RAM模仿FIFO功能攥在做課程設(shè)計(jì)的過程，我們考慮過第一種方法，因?yàn)槠湓O(shè)計(jì)思路和做 法都相對(duì)簡(jiǎn)單，但是當(dāng)需要較大的延時(shí)數(shù)時(shí)，移位寄存器變得很大，占用 了大量的編譯時(shí)間和芯片空間，實(shí)際中并不可取。我們最終采用了 RAM來實(shí)現(xiàn)移位，合理地設(shè)計(jì)讀寫地址按規(guī)律變化, 即可實(shí)現(xiàn)所要的延時(shí)。下面將闡述設(shè)計(jì)細(xì)節(jié)。2卷積交織器和解交織器的VHD設(shè)計(jì)設(shè)計(jì)要求，交織深度B = 12 , M = 17 ,即有12條數(shù)據(jù)通路。本小組采用RAM來實(shí)現(xiàn)輸入數(shù)據(jù)的時(shí)延，按照一定的讀寫地址規(guī)律

5、同時(shí)讀寫RAM中的存儲(chǔ)單元。實(shí)現(xiàn)框圖如圖 4輸入數(shù)據(jù)圖4卷積交織與去交織器實(shí)現(xiàn)其中輸入的數(shù)據(jù)為16位的順序循環(huán)序列，循環(huán)范圍 0-1000,方便觀察 仿真結(jié)果；讀寫使能控制信號(hào)受時(shí)鐘的上升沿控制；Flag端口是通道0的標(biāo)志，使輸入數(shù)據(jù)直接輸出。本設(shè)計(jì)中的關(guān)鍵點(diǎn)是RAM地址的分配和讀寫地址的產(chǎn)生。所謂RAM移位法是把RAM地址分給12支路，每一支路對(duì) RAM存儲(chǔ)單元的讀寫實(shí)現(xiàn) 類似于對(duì)移位寄存器的操作。為了使所用資源最優(yōu)化，采用電路計(jì)算得到 讀寫地址。交織器各通道的寫地址如下圖所示，而讀地址則在寫地址的數(shù)值上加 1，通過計(jì)算可以知道，第 0通道無延時(shí)；第1通道延時(shí)17*1個(gè)時(shí)鐘周期； 第2通道延

6、時(shí)17*2個(gè)時(shí)鐘周期 依此類推，第11通道延時(shí)17*11個(gè)時(shí)鐘周 期?？偣菜璐鎯?chǔ)單元數(shù)為 1 + 18 + . + 188 = 1134，相應(yīng)的要用到地址總 線為11b。也就是說要用到2k的RAM 。1 0T_ S1胡埶斫1 110M菠適i養(yǎng)54叱1H!rt例J1網(wǎng)1；6II1 M 竄? -fi .4：1；廣 IH t”Z 站-1- II.111S歹P冋TiflSliSi 巨注 I-冷二予補(bǔ)bfefIwv丁內(nèi)L tuT八圖11.解交織器輸出讀、寫地址從仿真結(jié)果可以看到解交織器寫地址依次輸出0、188、359、513、650、770、873、959、1028、1080、1115、1133、1、

7、189.一直這樣循環(huán)重復(fù)下 去，而讀地址則滯后一位，與設(shè)計(jì)初衷一致。圖12.交織 解交織數(shù)據(jù)輸出（初始圖）A圖13.交織解交織數(shù)據(jù)輸出（解交織有數(shù)據(jù)輸出）從交織解交織輸出數(shù)據(jù)波形圖可以看出，在交織器RAM數(shù)據(jù)未填充完成前，解交織出的數(shù)據(jù)都是隨機(jī)的，然后在延時(shí)12 * (12-1)*17 =2244個(gè)時(shí)鐘周期之后，解交織出正確的數(shù)據(jù)。仿真結(jié)果與設(shè)計(jì)初衷一致。至此，設(shè)計(jì)和仿真都完成了。4課程設(shè)計(jì)總結(jié)經(jīng)過小組隊(duì)長的組織協(xié)調(diào)和各成員積極配合，我們的課程設(shè)計(jì)在進(jìn)行 了 3天的努力攻關(guān)之后，終于圓滿地達(dá)到了所有技術(shù)指標(biāo)。我們從不知交 織器為何物到最終設(shè)計(jì)出來，期間遇到過無數(shù)的挑戰(zhàn)和煩惱。舉個(gè)例子，在寫vh

8、d程序的時(shí)候，由于分不清 variable和signal的區(qū)別， 我在定義的時(shí)候都是隨便用的，結(jié)果就是編譯雖然通過了，但仿真時(shí)出現(xiàn) 許多莫名其妙的時(shí)序錯(cuò)誤，本來判斷好一個(gè)信號(hào)將被賦值卻不知為何要等 到下個(gè)時(shí)鐘才能做出判斷，這個(gè)問題曾糾結(jié)了我們隊(duì)半天之久。由于不知 道問題出在哪，隊(duì)長決定從頭把VHDL的課本看一遍，在翻到講述信號(hào)的章節(jié)時(shí)，一句話讓隊(duì)長我恍然大悟，”信號(hào)幅值有延遲，信號(hào)的賦值在進(jìn)程 結(jié)束后才生效”我欣喜若狂，立馬把程序重新寫了一遍，順利地解決了這 個(gè)時(shí)序錯(cuò)亂的問題。還有我在用Quartus編譯時(shí)發(fā)現(xiàn)他對(duì)RAM的編譯速度實(shí)在太慢，在查詢 相關(guān)資料后發(fā)現(xiàn)Quartus的編譯過程中還要對(duì)程序進(jìn)行綜合，生成各種門電路，RAM由于寫得較大，門電路很多，編譯效率自然很低。由于我們現(xiàn)在 只處于仿真的初級(jí)過程，于是決定更換ModelSim進(jìn)行編譯，果不其然，速度快了很多。后期我們又聯(lián)合地使用兩個(gè)工具，利用Quartus的強(qiáng)大自動(dòng)生成vhd文件，畫圖等，利用 ModelSim強(qiáng)大的仿真能力進(jìn)行功能仿真，很好 地運(yùn)用了 Altera公司的兩大利器。像這樣的遇到問題-解決問題的過程還有很多，但不管怎樣，我們終 于克服了重重困難障礙，完美實(shí)現(xiàn)了交織 解交織器的功能，對(duì)