FPGA習(xí)題集及參考答案講解

1、1.2.3.4.5.6.7.8.9.10.11.12.13.14.15.16.17.18.19.20.21.22.23.24.25.26.27.28.29.30.31.32.習(xí)題集及參考答案填空題一般把EDA技術(shù)的發(fā)展分為()個階段。FPGA/CPLD有如下設(shè)計步驟：原理圖/HDL文本輸入、適配、功能仿真、綜合、編程下 載、硬件測試，正確的設(shè)計順序是()。在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為()。設(shè)計輸入完成之后，應(yīng)立即對文件進行()。基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為()設(shè)計法。將硬件描述語言轉(zhuǎn)化為硬件電路的過程稱為()。IP核在EDA技術(shù)和開發(fā)中具有

2、十分重要的地位，以HDL方式提供的IP被稱為()IP。SOC系統(tǒng)又稱為()系統(tǒng)。SOPC系統(tǒng)又稱為()系統(tǒng)。將硬核和固核作為() IP 核，而軟核作為() IP 核。IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為()。HDL綜合器就是邏輯綜合的過程，把可綜合的VHDL/Verilog HDL轉(zhuǎn)化成硬件電路時，包含了三個過程，分別是()、()、()。EDA軟件工具大致可以由五個模塊構(gòu)成，分別是設(shè)計輸入編輯器、()、()、()和()。按仿真電路描述級別的不同，HDL仿真器分為()仿真、()仿真、()仿真和門級仿真。系統(tǒng)仿真分為()、()和()。()仿真是對設(shè)計輸入的規(guī)范

3、檢測，這種仿真通過只能表示編譯通過，說明設(shè)計滿足一定的語法規(guī)范，但不能保證設(shè)計功能滿足期望。()仿真是對綜合后的網(wǎng)表進行的仿真，它驗證設(shè)計模塊的基本邏輯功能，但不帶有布局布線后產(chǎn)生的時序信息，是理想情況下的驗證。()仿真是布局布線后進行的后仿真，仿真時考慮了布線延時，和芯片實際的工作情況更加接近。)配置存儲器結(jié)構(gòu)。)。)的設(shè)計方法。)狀態(tài)機兩類。)、()、輸入/輸出端口)、( )。目前Xilinx 公司生產(chǎn)的FPGA主要采用了( 描述測試信號的變化和測試工程的模塊叫做( 現(xiàn)代電子系統(tǒng)設(shè)計領(lǐng)域中的EDA采用(有限狀態(tài)機可分為()狀態(tài)機和(Verilog HDL 中的端口類型有三類： ( Veri

4、log HDL 常用兩大數(shù)據(jù)類型： (FPGA / CPLD設(shè)計流程為：原理圖/HDL文本輸入-(硬件測試()是描述數(shù)據(jù)在寄存器之間流動和處理的過程。連續(xù)賦值常用于數(shù)據(jù)流行為建模，常以()為關(guān)鍵詞。Verilog HDL 有兩種過程賦值方式：()和()。'timescale 1ns/100ps中 1ns 代表()，100ps 代表()。未來的集成電路技術(shù)的發(fā)展趨勢，把整上系統(tǒng)集成在一個芯片上去，這種芯片被稱為()從互連結(jié)構(gòu)上可將 PLD分為確定型和統(tǒng)計型兩類。確定型結(jié)構(gòu)的代表是()，統(tǒng)計型結(jié)構(gòu)代表是()。CPLD是由()的結(jié)構(gòu)演變而來的。FPGA勺核心部分是()，由內(nèi)部邏輯塊矩陣和周圍

5、 I/O接口模塊組成。33. 把基于電可擦除存儲單元的 EEPROM或Flash技術(shù)的CPLD的在系統(tǒng)下載稱為（），這個過程就是把編程數(shù)據(jù)寫入 e2cmo單元陣列的過程。34. 根據(jù)配置數(shù)據(jù)線數(shù)，器件配置可分為并行配置和串行配置兩類。串行配置以（）為單位將配置數(shù)據(jù)載人可編程器件：而并行配置一般以（）為單位向可編程器件載入配置數(shù)據(jù)。35. FPGA的配置模式有從動串行模式、從動并行模式、主動串行模式、主動并行模式、以及（）模式。36. 可編程邏輯器件的配置方式分為（）和（）兩類37. VerilogHDL 是在（）年正式推出的。38. 在 verilog HDL 的 always 塊本身是（）語

6、句。39. Verilog HDL 中的 always 語句中的語句是（）語句。40. Verilog HDL 提供了標(biāo)準(zhǔn)的系統(tǒng)任務(wù)，用于常用的操作。如顯示、文件輸入 / 輸出等，系統(tǒng)函數(shù)前都有一個標(biāo)志符 （）加以確認(rèn)。41. Verilog HDL 很好地支持了“自頂向下”的設(shè)計理念，即，復(fù)雜任務(wù)分解成的小模塊完成后，可以通過（）的方式，將系統(tǒng)組裝起來。）模塊，即，描述某種電路系統(tǒng)結(jié)構(gòu)，功能，）模塊，即，為功能模塊的測試提供信（）符號和下劃線符號的組合。） ; 若 a=2,b=3, 則 c=（）。42. Verilog HDL 模塊分為兩種類型：一種是（ 以綜合或者提供仿真模型為設(shè)計目的；另

7、一種是 號源激勵、輸出數(shù)據(jù)監(jiān)測。43. Verilog 語言中，標(biāo)識符可以是任意一組字母、數(shù)字、44. state ， State ，這兩個標(biāo)識符是（）同。45. assign c=a>b? a ： b 中，若 a=3,b=2, 則 c=（46. 在Verilog HDL的邏輯運算中，設(shè) A=4 b1010,則表達(dá)式A的結(jié)果為（）47. 在Verilog HDL的邏輯運算中，設(shè)a=2 ,b=0,則a &&b結(jié)果為（），a | b結(jié)果為（）48. 在Verilog HDL 的邏輯運算中，設(shè) a = 4 ' b1010,a >>1結(jié)果是（）。、EDA名詞解

8、釋1. ASIC ， 2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 11.JATG, 12.PBD,13.BBD三、選 擇題1任 Verilog HDL 的端口聲明語句中，用（ ）關(guān)鍵字聲明端口為雙向端口A：inout B ： INOUT C ：BUFFERD ：buffer2 用 Verilog HDL 的 assign 語句建模的方法一般稱為（ ）方法。A:連續(xù)賦值 B :并行賦值 C :串行賦值D :函數(shù)賦值3 .IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP是指（）。A:知識產(chǎn)權(quán) B :互聯(lián)網(wǎng)協(xié)議 C :網(wǎng)絡(luò)

9、地址D :都不是4. 在 verilog HDL 的 always 塊本身是（ ）語句A:順序 B :并行 C :順序或并行 D :串行5. ）6 .大規(guī)模可編程器件主要有 FPGACPLD兩類，下列對FPGA吉構(gòu)與工作原理的描述中，正確的是（）A: FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；B: FPGA是全稱為復(fù)雜可編程邏輯器件；C:基于SRAM勺FPGA器件，在每次上電后必須進行一次配置；D:在Altera 公司生產(chǎn)的器件中，MAX7000系列屬FPGA吉構(gòu)。7 .下列EDA軟件中，哪一個不具有邏輯綜合功能：（）。A: ISE B : ModelSim C : Quartus II D

10、: Synplify8. 下列標(biāo)識符中， （ ）是不合法的標(biāo)識符。A: State0B: 9moon C: Not_Ack_0D: signal9. 關(guān)于 Verilog HDL 中的數(shù)字，請找出以下數(shù)字中最大的一個:（ ）。A:8' b1111_1110 B :3' 0276 C :3' d170 D :2' h3E大規(guī)模可編程器件主要有 FPGACPLD兩類，下列對CPLD吉構(gòu)與工作原理的描述中，正確的是（）A: CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；B： CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱；C:早期的CPLD是從GAL的結(jié)構(gòu)擴展而來；D:在Xil

11、inx 公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)；IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的 IP 核為（ ）。10111213141516171819202122232425262728293031A :瘦 IP B :固 IP C :胖 IP不完整的 IF 語句，其綜合結(jié)果可實現(xiàn)（A: 時序邏輯電路 B: 組合邏輯電路CPLD的可編程是主要基于什么結(jié)構(gòu)（）A :查找表（LUT） C : PAL可編程 BD :都不是）。C : 雙向電路 D : 三態(tài)控制電路:ROM可編程 D :與或陣列可編程IP核在EDA

12、技術(shù)和開發(fā)中具有十分重要的地位，以A： 硬 I PB ： 固 IP C 設(shè) a = 4 ' b1010, b=4' b0001.A：a > b B：a <= c C ：13- a < bd:13 - (a>b)設(shè)a=2，b-0,則下列式子中等于 X的是（）。A： a && bB： a | bC!aD： x && aFPGA可編程邏輯基于的可編程結(jié)構(gòu)基于（）)A: LUT結(jié)構(gòu)B: 乘積項結(jié)構(gòu)C ：PLDD ：都不對CPLD可編程邏輯基于的可編程結(jié)構(gòu)基于（）。A: LUT結(jié)構(gòu)B : 乘積項結(jié)構(gòu)C：PLDD ：都不對下列運算符優(yōu)

13、先級最高的是（）。A： ！B： +C：&D： 則 X= a ， b， c 的值的等于（設(shè) a = 1 ' b1，b = 3 ' b101，c = 4 ' b1010將設(shè)計的系統(tǒng)按照EDA開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程, A:設(shè)計的輸入B :設(shè)計的輸出C :仿真D :綜合一般把EDA技術(shù)的發(fā)展分為（）個階段A: 2 B : 3 C : 4 D : 5設(shè)計輸入完成之后，應(yīng)立即對文件進行（A:編譯 BVHDL是 在（A: 1983 BVeril0g HDLA: 1983 B：編輯 C ：功能仿真）年正式推出的。：1985C ： 1987是在（ ）年

14、正式推出的。：1985C ： 1987：時序仿真： 1989： 1989為（ ）。HDL方式提供的IP被稱為：（） 軟 IP D ： 都不是；c= 4' b1xz0 則下列式子的值為 1 的是（基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計方法稱為（）設(shè)計法A:自底向上 B :自頂向下 C :積木式 D :頂層在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件為（）。A:仿真器 B :綜合器C :適配器 D :下載器在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線的軟件稱為（）。A:仿真器 B :綜合器C :適配器 D :下載器邏輯器件（ ）屬于非用戶定制電路。A:邏輯門 B

15、: PROM C : PLA D: GAL可編程邏輯器件PLD屬于（）電路。A:半用戶定制 B :全用戶定制 C :自動生成 D :非用戶定制32. 不屬于PLD基本結(jié)構(gòu)部分的是（）。A:與門陣列 B :輸入緩存 C :與非門陣列 D:或門陣列33.任 Verilog HDL 的標(biāo)識符使用字母的規(guī)則是（）。：只允許小寫A:大小寫相同B :大小寫不同 C :只允許大寫 D :34.操作符是 Verilog HDL 預(yù)定義的函數(shù)命名，操作符是由（A: 1 B : 2 C : 3 D : 13）字符組成的35.在 Verilog HDL 模塊中， task 語句類似高級語言中的（ A:函數(shù) B :常

16、數(shù) C :變量 D :子程序）。36.在 Verilog HDL 模塊中，函數(shù)調(diào)用時返回一個用于（A:表達(dá)式 B :輸出 C :輸入 D :程序包）的值。37.Verilog HDL 中的 always 語句中的語句是（）語句。A:串行B :順序 C :并行D :順序或并行38.嵌套的 if 語句，其綜合結(jié)果可實現(xiàn)（）。A:條件相與的邏輯 B :條件相或的邏輯 C :條件相異或的邏輯 D :三態(tài)控制電路39. 嵌套的使用 if 語句，其綜合結(jié)果可實現(xiàn)（ ）。A:帶優(yōu)先級且條件相與的邏輯電路B :雙向控制電路C: 三態(tài)控制電路D:條件相異或的邏輯電路40. 下列哪個FPGA/CPLD設(shè)計流程是正

17、確的（）。A:原理圖/HDL文本輸入-> 功能仿真-> 綜合->適配-> 編程下載->硬件測試B :原理圖/HDL文本輸入->適配-> 綜合-> 功能仿真-> 編程下載->硬件測試C :原理圖/HDL文本輸入-> 功能仿真-> 綜合-> 編程下載-> 適配->硬件測試D:原理圖/HDL文本輸入->適配-> 功能仿真->綜合-> 編程下載->硬件測試四、簡答題1. 簡述EDA技術(shù)的發(fā)展歷程？2. 什么是EDA技術(shù)？3. 在EDA技術(shù)中，什么是自頂向下的設(shè)計方法？4. 自頂向下的

18、設(shè)計方法有什么重要意義？5. 簡要說明目前現(xiàn)代數(shù)字系統(tǒng)的發(fā)展趨勢是什么？6. 簡述現(xiàn)代數(shù)字系統(tǒng)設(shè)計流程。7. 簡述原理圖設(shè)計法設(shè)計流程。8. 簡述原理圖設(shè)計法設(shè)計方法的優(yōu)缺點。9. 什么是綜合？綜合的步驟是什么？10. 什么是基于平臺的設(shè)計？現(xiàn)有平臺分為哪幾個類型？11. 目前，目前數(shù)字專用集成電路的設(shè)計主要采用三種方式？各有什么特點？12. 什么是SOCK術(shù)含義是什么？什么是 SOPC?13. SOPC技術(shù)含義是什么？ SOPCK術(shù)和SOCK術(shù)的區(qū)別是什么？14. SOPC技術(shù)是指什么？ SOPC勺技術(shù)優(yōu)勢是什么？15. 簡要說明一下功能仿真和時序仿真的異同。設(shè)計過程中如果只做功能仿真，不做

19、時序仿真， 設(shè)計的正確性是否能得到保證？16. 綜合完成的主要工作是什么？實現(xiàn)（ Implement ）完成的主要工作是什么？17. 主要的HDL語言是哪兩種？ Verilog HDL語言的特點是什么？18. 簡述阻塞賦值與非阻塞賦值的不同。19. 簡述過程賦值和連續(xù)賦值的區(qū)別。20. 什么叫做IP核?IP在設(shè)計中的作用是什么？21 .什么是 IP 軟核，它的特點是什么？22. 根據(jù)有效形式將 IP 分為哪幾類？根據(jù)功能方面的劃分分為哪兩類？23. 比較基于查找表的 FPGA和CPLD系統(tǒng)結(jié)構(gòu)和性能上有何不同 ？24. 什么是數(shù)據(jù)流級建模？什么是行為級建模？25. timescale 指令的作

20、用是什么。26. 采用HDL完成設(shè)計后，必須應(yīng)用測試程序(testbench )對設(shè)計的正確性進行驗證。測27. 什么是FPGA CPLD他們分別是基于什么結(jié)構(gòu)的可編程邏輯結(jié)構(gòu)？28. CPLD是基于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。29. FPGA是于什么結(jié)構(gòu)的可編程邏輯器件？其基本結(jié)構(gòu)由哪幾部分組成。30. PLD器件按照編程方式不同，可以分為哪幾類？31. 解釋編程與配置這兩個概念。32. 說明FPGA配置有哪些模式，主動配置和從動配置的主要區(qū)別是什么？33. 為什么在FPGA勾成的數(shù)字系統(tǒng)中要配備一個PROM E2PROM五、程序補充完整1. 下面程序是一個3-8譯碼

21、器的VerilogHDL描述，試補充完整?？?1) decoder_38(out,in)output7 : 0 out;input2 : 0 in;reg7 : 0 out空(2) (in)begi n空(3) (in)3' d7: out=8' b01111111;endcase空(4)空(5)2. 下面程序4位計數(shù)器的Verilog HDL描述，試補充完整。空( 1) count4(out ,reset,clk) output3 : 0 out;空(2) reset,clk;reg3 : 0 out;空( 3) (posedge clk)空(4)if(reset) out&

22、lt;=0;else outv=out+1;end空(5)3. 下面程序描述一個時鐘上升沿觸發(fā)、同步復(fù)位的D觸發(fā)器，試補充完整。空( 1) dflop(d , reset , clk , q);in put d , clk;in put reset;空( 2) q;reg q ;空(3) (posedge clk)if(reset)q <= 0;elseq <=空(4);空（5）4. 用下面測試平臺對 mux21u1二選一選擇器進行測試，試補充完整?？眨?） 1n s/100psModule 空（2）;reg A，B；reg SEL ；wire C ；mux21u1 （ .a（A）

23、，.b（B）， .sel （SEL） ， .c（C）;空（3）begi nA = 0; B = 0; SEL = 0;#10 begi n A=1;B=0;SEL=0; end#10 begin A=0;B=0;SEL=1;e nd#10 $ 空（4）;end空（5）5. clock1是周期為20的時鐘，clock_pshift 是clock1相移，試補充完整 空（1） Gen_clock1 （clock_pshift , clock1）;output clock_pshift , clock1;reg clock1;wire clock_pshift;空（2） T=20;parameter

24、pshift=2;空（3）clock1 =0;always# （T/2） clock 1=clock1;空（4） #PSHIFT clock_pshift=clock1;空（5）6. 下面程序描述了 8位移位寄存器，試補充完整。空（ 1） shifter（ 空（2） ,clr,dout）;in put din ,clk,clr;output 空（3） dout;reg7 : 0 dout;always （posedge clk）begi nif （ 空（ 4） ） dout<= 8'b0;elsebegi ndout <= dout << 1;dout0 <

25、;= din;end空（5）en dmodule7. 下面程序描述了一個數(shù)據(jù)選擇器MUX試補充完整?？眨?） mux（data in1 , data_in2 , sel , data_out）;in put data_ ini, data_ in2;in put 1: 0 sei;output data_out;always (空 ( 2)begi ncase (空 ( 3)2' bOO : data_out <= data_in1 A data_in2;2' bOI: data_out <= data_in1 | data_in2;2' b10: data

26、_out <= data_in1 data_in2;2' b11: data_out <=datan1;空(4) :data_out <=2 ' bxx；endcaseend空(5)8 下面程序描述了一個返回兩個數(shù)中的最大值的函數(shù)。試補充完整空(1) 3 : 0 max;空(2) 3 : 0 a，b;begi nif (空(3)max=a;elsemax=b;空(4)空(5)六、程序改錯1. 下面的中有5處錯誤，試找出錯誤并修改正確。第 1 行 module divide2( clk , clk_o, reset)第 2 行 in put? clk , res

27、et;第 3 行 output clk_o;第 4 行 wire in;第 5 行 wire out ;第 6 行 always ( posedge clk or posedge reset)第 7 行 if ( reset)第 8 行 out <= 0;第9行 else第 10 行 out <= in;第 11 行 assig n in v=o ut;第 12 行 assign clk_o = out;2. 下面的中有5處錯誤，試找出錯誤并修改正確。第 1 行 module dff8(reset, d, q);第 2 行 in putclk;第 3 行 in putreset;第

28、 4 行 input7 : 0 d;第 5 行 output q;第 6 行 reg7 : 0 q;第 7 行 initial (posedge clk)第 8 行 if(reset) 第 9 行 q <= 0;第 10 行 else第 11 行 q <= d;第 12 行 endmodule;3下面的中有 5 處錯誤，試找出錯誤并修改正確 第 1 行 module decode4_7(decodeout,indec) 第 2 行 output6 ： 0decodeout;第 3 行 input3 ： 0 indec; 第 4 行 reg6 ： 0decodeout;第 5 行 a

29、lways(indec)第 6 行 begin第 7 行 case第 8 行 4 di: decodeout=7' b1111110; 第 9 行 4' di: decodeout=7' bOIIOOOO;第10行4'd2：第11行4'd3：第12行4'd4：第13行4'd5：第14行4'd6：第15行4'd7：第16行4'd8：第17行4'd9：decodeout=7' biiOiiOi; decodeout=7' biiii00i; decodeout=7' b0ii00ii;

30、decodeout=7' bi0ii0ii; decodeout=7' bi0iiiii; decodeout=7' biii0000; decodeout=7' biiiiiii; decodeout=7' biiii0ii;第 18 行 endcase 第19行end4下面的中有 5 處錯誤，試找出錯誤并修改正確第 1 行 timescale 10ns/1ns第 2 行 module wave2;第 3 行 reg wave;第 4 行 cycle=5;第 5 行 always第 6 行 fork第 7 行 wave=0;第 8 行#(cycle)

31、wave=1;第 9 行#(2*cycle)wave=0;第 10 行#(3*cycle)wave=1;第 11 行 #(4*cycle)wave=0;第 12 行#(5*cycle) $finish;第 13 行 endmodule;5下面的中有 5處錯誤，試找出錯誤并修改正確第 1 行 module alutast(code,a,b,c)第 2 行 input1 ： 0code;第 3 行 input3 ： 0a,b;第 4 行 output4 ： 0c;第 5 行 reg4 ： 0 c;第 6行 task my_and;第 7 行 input3 ： 0a,b;第 7 行 output4

32、： 0out;第 8 行 interger i;第 9 行 for(i=3;i>=0;i=i-1)第 10 行 outi=ai&bi;第 11 行 end第 12 行 always(code or a or b)第 13 行 begin第 14 行 case(code)第 15 行2' b00：my_hand(a,b,c);第 16 行2' b01： c=a|b;第 17 行2' b10： c=a-b;第 18 行2' b11： c=a+b;第 19 行 end第 20 行 endmodule;6下面的中有 5 處錯誤，試找出錯誤并修改正確 第 1

33、行 module mux4_1(out,in0,in1,in2,in3,sel); 第 2行 input out;第 3行 input in0,in1,in2,in3;第 4行 input sel;第 5行 reg out;第 6行 always ( )第7行case(sel)第8行2'b01 ：out=in0;第9行2'b01 ：out=in1;第10行2'b10 ：out=in2;第11行2'b11 ：out=in3;第12行default ：out=2'bx;第13行endmodule7下面的中有 5 處錯誤，試找出錯誤并修改正確。第 1行 mod

34、ule encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第 2行 output none_on;第 3行 output3 ：0 outcode;第 4行 input a,b,c,d,e,f,g,h;第 5行 reg3 ：0 outtemp;第 6行 assign none_on,outcode=outtemp;第 7行 always (a or b or c or d or e or f or g or h)第8行if(h)outtemp=4'b0111;第9行else if(g)outtemp=4'b0110;第10行else if(f

35、)outtemp=4'b0101;第11行else if(e)outtemp=4'b0100;第12行else if(d)outtemp=4'b0011;第13行else if(c)outtemp=4'b0010;第14行else if(b)outtemp=4'b0001;第15行else if(a)outtemp=4'b0000;第16行else ifouttemp=4'b1000;第17行 end第18行 endmodule8下面的中有 5 處錯誤，試找出錯誤并修改正確。第1行 module shifter（ ）;第2行 input

36、din,clk,clr;第3行 output7 ：0 dout;第4行 reg7 ：0 dout;第5行 alway （posedge clk）第6行 if （clr） dout = 8'b0;第7行 else第8行begin第9行dout <= dout << 1;第10行 dout0 <= din;第11行 end第12行 endmodule七、程序分析與設(shè)計1. 設(shè)計 7人投票表決器，當(dāng)大于等于 4 票時輸出為 1，否則為 0。2. 試描述一個具有循環(huán)左移和循環(huán)右移功能的 8 位串入并出移位寄存器。3. 試描述一個能實現(xiàn) 2倍分頻功能的模塊。4. 試描述一

37、個異步復(fù)位、二十進制的減法計數(shù)器。5. 試描述一個帶進位輸入、輸出的 4位全加器，其中端口： A、B為加數(shù)，CIN為進位輸入，S為加 和，COU為進位輸出。6. 試描述一個同步置數(shù)、同步清零的 8位加法計數(shù)器7. 分別用持續(xù)賦值和阻塞賦值方式描述的 2選 1多路選擇器。8. 用阻塞賦值方式描述移位寄存器。9. 用 for 語句實現(xiàn) 2個位數(shù)相乘。10. 試描述 83 優(yōu)先編碼器。11試描述一個異步清0、異步置1的D觸發(fā)器。12. 試描述一個 4位并串轉(zhuǎn)換器。13. 設(shè)計一個序列檢測器 ,用于檢測串行的二進制序列 ,每當(dāng)連續(xù)輸入三個或三個以上的1 時, 序列檢測器的輸出為 1 ,其它情況下輸出為

38、 0。（ 1 ）畫出狀態(tài)圖（2）寫出實現(xiàn)程序。14. 設(shè)計一個狀態(tài)機實現(xiàn)在時鐘 clk 的控制下檢測輸入的串行數(shù)據(jù)是否為“ 110”，畫出狀態(tài)轉(zhuǎn)移圖， 并寫出設(shè)計實現(xiàn)程序。要求：當(dāng)串行數(shù)據(jù)是“ 101”時， flag_out =1 ，否則 flag_out =0 。15. 下圖是一個含有下降沿觸發(fā)的 D觸發(fā)器的時序電路，試寫出此電路的 VerilogHDL設(shè)計程序。16. 根據(jù)以下原理圖寫出相應(yīng)的 Verilog 程序。習(xí)題集解答一、填空題1. (3）2.( ） 3.（適配器 ）4.(編譯 ）5.(自頂向下 ）6.（綜合）7.(軟）8.(片上系統(tǒng) ）、（可編程片上系統(tǒng) ）9.(硬）、 （ 軟）

39、10.(軟 IP)11.(轉(zhuǎn)化）、（ 優(yōu)化）、（映射）12. （ HDL綜合器）、（仿真器）、（適配器或布局、布線器）、（下載器）13. （系統(tǒng)級）、（行為級）、（RTL級）14. (行為仿真）、（功能仿真）、（時序仿真）15.(行為 ）16.(功能 ）17.(時序）18. (SRAM)19.（測試平臺testbench )20.（自頂向下21. (Mealy )、( Moore)22.（輸入端口）、（輸出端口）23. （線網(wǎng)類型）、（寄存器類型）24.（功能仿真）、（時序仿真）25.（數(shù)據(jù)流級建模）26.( assign )27.（阻塞賦值）、（非阻塞賦值）28.（時間單位）、（時間精度）2

40、9.（片上系統(tǒng) SOC）30.( CPLD、( FPGA)31.( 簡單 PLD)32.（邏輯單元陣列LCA)33.（編程）34.( Bit 比特) 、 (Byte 字節(jié))35.( JTAG)36.（主動配置）、（從動配置）37.( 1983)38.（并行）39.（順序）40.( $ )41.（調(diào)用（也稱例化） ）42.（功能）、（測試)43.($ )44.（不同）45.( 3 )、( 3)46.( 8'b0101 )47.( 0)、( 1 )48. （4' bO1O1）二、EDA名詞解釋1. Application Specific Integrated Circuit，專用

41、集成電路2. Complex Programmable Logic Device 復(fù)雜可編程邏輯塊3. Filed Programmable Gate Array 現(xiàn)場可編程門陣列4. integrated circuit 集成電路5. look up table 查找表6. PrintedCircuitBoard印制電路板7. Register Transfer Level 寄存器傳輸級8. Finite State Machine有限狀態(tài)機9. Generic Array Logic可編程通用陣列邏輯10. 在系統(tǒng)編程11. 邊界掃描測試 是一種可測試結(jié)構(gòu)技術(shù)12. Platform-Ba

42、sed Design 基于平臺的設(shè)計方法13. Block-Based design 基于塊的設(shè)計三、選 擇題1-5 A A A B A 6-10 C B B A D 11-15 D A D C A16-20 D A B A D 21 25 A B A B A 26 30 B B C A A3135 C B D D A 3639 B A A A四、簡 答題1. 答：（1） 二十世紀(jì)70年代，產(chǎn)生了第一代 EDA工具。（ 2）到了 80 年代，為了適應(yīng)電子產(chǎn)品在規(guī)模和制作上的需要，應(yīng)運出現(xiàn)了以計算機仿真和自動 布線為核心技術(shù)的第二代 EDA技術(shù)。（ 3） 90 年代后，隨著科學(xué)技術(shù)的發(fā)展，出現(xiàn)了

43、以高級語言描述、系統(tǒng)級仿真和綜合技術(shù)為特征的 第三代EDA技術(shù)。2. 答：EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，對系統(tǒng)功能進行描述 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真， 直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。3. 答：自頂向下首先從系統(tǒng)設(shè)計入手，在頂層進行功能劃分和結(jié)構(gòu)設(shè)計，并在系統(tǒng)級采用仿真手段 驗證設(shè)計的正確性，然后再逐級設(shè)計低層的結(jié)構(gòu)，實現(xiàn)從設(shè)計、仿真、測試一體化。其方案的驗證與設(shè)計、電路與PCE設(shè)計專用集成電路設(shè)計等都由電子系統(tǒng)設(shè)計師借助于EDA工具完成。4. 答：（1）基于PLD硬件和EDA工具

44、支撐；（2）采用逐級仿真技術(shù)，以便及早發(fā)現(xiàn)問題修改設(shè)計方 案；（ 3）基于網(wǎng)上設(shè)計技術(shù)使全球設(shè)計者設(shè)計成果共享，設(shè)計成果的再利用得到保證。（ 4）復(fù)雜系統(tǒng) 的設(shè)計規(guī)模和效率大幅度提高。 （5）在選擇器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面具有更大的自由度。5. 答：（1）電子設(shè)計最優(yōu)化（ EDO）；（2） 在線可“重構(gòu)”技術(shù)。6. 答：設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè)計處理、器件編程以及相應(yīng)的功能仿真、時序仿真和器件測試三個 設(shè)計驗證過程。7. 答：具體設(shè)計流程包括設(shè)計輸入、功能仿真、綜合、綜合后仿真、約束設(shè)置、實現(xiàn)、布局布線后 仿真、生成配置文件與配置 FPGA8. 答：主要優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察

45、和電路的調(diào)整。原理圖設(shè)計方法直觀、易學(xué)。但 當(dāng)系統(tǒng)功能較復(fù)雜時，原理圖輸入方式效率低，它適應(yīng)于不太復(fù)雜的小系統(tǒng)和復(fù)雜系統(tǒng)的綜合設(shè)計。9. 答：將硬件描述語言轉(zhuǎn)化成硬件電路的過程叫綜合。綜合主要有三個步驟：轉(zhuǎn)化，優(yōu)化，映射。10. 答：基于平臺的設(shè)計方法是近幾年提出的SOC軟硬件協(xié)同設(shè)計新方法，是基于塊的設(shè)計BBD方法的延伸，它擴展了設(shè)計重用的理念， 強調(diào)系統(tǒng)級復(fù)用，包含了時序驅(qū)動的設(shè)計和 BBD的各種技術(shù)， 支持軟硬件協(xié)同設(shè)計，提供系統(tǒng)級的算法和結(jié)構(gòu)分析?，F(xiàn)有的設(shè)計平臺分為四類：完整的應(yīng)用平臺；以處理器為中心的平臺；以片內(nèi)通信構(gòu)造為中心的 平臺；完整的可編程平臺。11. 答：（1）全定制設(shè)計或

46、基于標(biāo)準(zhǔn)單元的設(shè)計。所有的工藝掩模都需要從頭設(shè)計，可以最大限 度地實現(xiàn)電路性能的優(yōu)化。 然而，由于其設(shè)計周期很長， 設(shè)計時間和成本非常高， 市場風(fēng)險也非常大。（ 2）半定制設(shè)計或基于標(biāo)準(zhǔn)門陣列的設(shè)計。采用標(biāo)準(zhǔn)門陣列進行初步設(shè)計，待設(shè)計通過驗證后， 再對各局部功能單元進行優(yōu)化（3）基于可編程邏輯器件 PLD的設(shè)計。PLD的設(shè)計不需要制作任何掩模，基本不考慮布局布線問 題，設(shè)計成本低，設(shè)計周期短，設(shè)計的風(fēng)險低。12. 答：SOC就是將微處理器、模擬IP核、數(shù)字IP核和存儲器（或片外存儲控制接口）、數(shù)據(jù)通 路、與外部系統(tǒng)的數(shù)據(jù)接口等部件集成在單一芯片上。SOPC就是基于可編程邏輯器件的 SOC設(shè)計方

47、案13. 答：SOP（技術(shù)是以可編程邏輯器件 PLD取代ASIC，更加靈活、高效的技術(shù) SOC解決方案。 SSOP（與 SOM區(qū)別就是FPGA與 ASIC的區(qū)別。SOPC是 SOC發(fā)展的新階段，代表了當(dāng)今電子設(shè)計的發(fā) 展方向。其基本特征是設(shè)計人員采用自頂向下的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，最 后系統(tǒng)的核心電路在可編程器件上實現(xiàn)。14. 答：SOPC技術(shù)是以可編程邏輯器件 PLD取代ASIC，更加靈活、高效的技術(shù) SOC解決方案。 SOPC勺技術(shù)優(yōu)勢：（1）運用嵌入的微處理器軟核；（2）采用先進的EDA開發(fā)工具；（3）由于連接延遲 時間的縮短，SOP（可以提供增強的性能，而且由于封

48、裝體積的減小，產(chǎn)品尺寸也減小。15. 答：仿功能仿真用于驗證設(shè)計的邏輯功能。它是在設(shè)計輸入完成之后，選擇具體器件進行編譯之前進行的邏輯功能驗證，不包含延時信息。時序仿真是在選擇了具體器件并完成布局、布線之后進行的快速時序檢驗，并可對設(shè)計性能作整體上的分析。由于不同器件的內(nèi)部延時不一樣，不同的 布局、布線方案會給延時造成不同的影響。只做功能仿真，不做時序仿真，設(shè)計的正確性是不能得到保證。16. 答：綜合的主要工作將硬件描述語言轉(zhuǎn)化成硬件電路。實現(xiàn)（Implement ）是指將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進行布局布線，達(dá)到 在選定器件上實現(xiàn)設(shè)計的目

49、的17. 答：VHDL和Verilog HDL Verilog HDL語言允許用戶在不同的抽象層次上對電路進行建模， 底層描述能力較強。18. 答：阻塞賦值： = ；必須是阻塞賦值完成后，才進行下一條語句的執(zhí)行；賦值一旦完成，等 號左邊的變量值立刻發(fā)生變化非阻塞賦值 <=, 非阻塞賦值在賦值開始時計算表達(dá)式右邊的值，到了本次仿真周期結(jié)束時才更新 被賦值變量（即賦值不立刻生效）；非阻塞賦值允許塊中其他語句的同時執(zhí)行。在同一個順序塊中, 非阻塞賦值表達(dá)式的書寫順序，不影響賦值的結(jié)果。19. 答：過程賦值和連續(xù)賦值的區(qū)別：過程賦值連續(xù)賦值無關(guān)鍵字（過程連續(xù)賦值除外）關(guān)鍵字assign用“=”和

50、“<=”賦值只能用“=”賦值只能出現(xiàn)initial 和always語句中不能出現(xiàn)initial和always語句中用于驅(qū)動寄存器用于驅(qū)動網(wǎng)線20. 答：IP是指知識產(chǎn)權(quán)芯核。IP核是可以完成特定電路功能的模塊，在設(shè)計電路時可以將IP核看做黑匣子，只需保證IP模塊與外部電路的接口，無需關(guān)心其內(nèi)部操作。利用IP核還可以使設(shè)計師不必了解設(shè)計芯片所需要的所有技術(shù)，降低了芯片設(shè)計的技術(shù)難度。IP核與工業(yè)產(chǎn)品不同，調(diào)用IP核能避免重復(fù)勞動，大大減輕工程師的負(fù)擔(dān)，且復(fù)制IP核是不需要花費任何代價的。21. 答：軟核是以可綜合的寄存器傳輸級（RTL）描述或通用庫元件的網(wǎng)表形式提供的可重用的IP模塊。特點

51、：軟核的使用者要負(fù)責(zé)實際的實現(xiàn)和布圖，它的優(yōu)勢是對工藝技術(shù)的適應(yīng)性很強，方便地移植。由于軟核設(shè)計以高層次表示，因而軟IP易于重定目標(biāo)和重配置，然而預(yù)測軟IP的時序、面積與功率諸方面的性能較困難。22. 答：有效形式分：軟核、固核和硬核。功能劃分：嵌入式 IP核與通用IP模塊。23. 答：FPGA和CPLD系統(tǒng)結(jié)構(gòu)比較：性能指標(biāo)CPLDFPGA集成規(guī)模?。ㄈf門）大（百萬門）邏輯單元大（PAL結(jié)構(gòu)）小（PROM結(jié)構(gòu)互連方式集總總線分段總線、專用互連編程工藝EPROM E2ROM FLASHSRAM編程類型ROM信息固定RAM可實時重構(gòu)性能：邏輯電路在中小規(guī)模范圍內(nèi)，選用CPLD價格較便宜，能直接用

52、于系統(tǒng)。各系統(tǒng)的CPLD器件的邏輯規(guī)模覆蓋面屬中小規(guī)模，器件有很寬的可選范圍，上市速度快，市場風(fēng)險小。對于大規(guī)模 的邏輯電路設(shè)計，則多采用FPGA因為從邏輯規(guī)模上講，F(xiàn)PGA覆蓋了大中規(guī)模范圍。24. 答：數(shù)據(jù)流級建模是描述數(shù)據(jù)在寄存器之間流動和處理的過程。行為級建模在更高層次對系 統(tǒng)功能和數(shù)據(jù)流進行描述。25. 答：在Verilog HDL 模型中，所有時延都用單位時間表述。使用'timescale 編譯器指令將單位時間與實際時間相關(guān)聯(lián)。用于定義仿真時間、延遲時間的單位和時延精度。26. 答：（1）產(chǎn)生模擬激勵（波形）;（2）將模擬的輸入激勵加入到被測試模塊端口并觀測其輸出 響應(yīng)；（

53、3）將被測模塊的輸出與期望值進行比較，驗證設(shè)計的正確與否。27. 答：FPGA是現(xiàn)場可編程門陣列，CPLD中文全稱是復(fù)雜可編程邏輯器件。其中CPLD是基于乘積項的可編程邏輯結(jié)構(gòu)，F(xiàn)PGA是基于查找表的可編程邏輯結(jié)構(gòu)。28. 答：CPLD是基于乘積項的可編程結(jié)構(gòu)，基本構(gòu)成：邏輯陣列塊LAB宏單元、擴展乘積項、可編程連線陣列、I/O控制器。29. 答：FPGA是基于SRAM查找表的可編程結(jié)構(gòu)。FPGA的核心部分是邏輯單元陣列 LCA LCA是 由內(nèi)部邏輯塊矩陣和周圍I/O接口模塊組成。LCA內(nèi)部連線在邏輯塊的行列之間，占據(jù)邏輯塊 I/O接 口模塊之間的通道，可以由可編程開關(guān)以任意方式連接形成邏輯單

54、元之間的互連。30. 答：PLD器件按照編程方式不同，可以分為熔絲 （Fuse）或反熔絲開關(guān)、浮柵編程技術(shù)、SRAM配置存儲器31. 答：基于電可擦除存儲單元的EEPROM或 Flash技術(shù)的 CPLD的在系統(tǒng)下載稱為編程（Program）;編程過程就是把編程數(shù)據(jù)寫入 WCMO單元陣列的過程。而把基于SRAM查找表結(jié)構(gòu)的FPGA的在系統(tǒng)下載稱為配置 （Configure） 。32. 答：分為：從動串行模式、從動并行模式、主動串行、主動并行、JTAG模式主動配置由可編程器件引導(dǎo)配置過程，從動配置則由外部處理器控制配置過程33.答：因為常用 的FPGA的結(jié)構(gòu)是基于 SRAM的，掉電后芯片內(nèi)的信息將消失，所以配備一FPGA成為用戶需要功能的個PRO贓E2PROM使得上電后，F(xiàn)PGA的信息由外部加載到芯片中，使得 芯片。五、1.2.3.4.5.6.7.8.程序補充完整(1 ) module ( 2 ) always ( 3) case (1)module (2) input (3)always (4) begin(1) module (2) output