高端路由器設(shè)計(jì)需要考慮的數(shù)據(jù)緩沖器問(wèn)題

1、高端路由器設(shè)計(jì)需要考慮的數(shù)據(jù)緩沖器問(wèn)題快速增強(qiáng)的數(shù)據(jù)、語(yǔ)音和視頻流量進(jìn)入城域網(wǎng)(man)后，服務(wù)于這些應(yīng)用的路由器必需能將多路的1 gbps數(shù)據(jù)流匯聚成高達(dá)40 gbps帶寬的數(shù)據(jù)流.為了保持線速性能，系統(tǒng)必需在出口端提供等于或高于進(jìn)入傳輸速率的信息包處理能力，或者對(duì)信息包舉行備份，這時(shí)緩沖就變得至關(guān)重要。這些數(shù)據(jù)緩存的性能和效率對(duì)路由器和網(wǎng)絡(luò)的性能至關(guān)重要。網(wǎng)絡(luò)性能的主要威逼來(lái)自數(shù)據(jù)的重發(fā)。因此，城域邊緣的路由器必需能夠匯聚多個(gè)較低速率的接入線路，并將其轉(zhuǎn)發(fā)至高速核心銜接而不致欠載。路由器也必需保證從更高速的核心網(wǎng)到邊緣網(wǎng)的數(shù)據(jù)分發(fā)操作不會(huì)超時(shí)。在任何狀況下超過(guò)了數(shù)據(jù)緩存的最大能力，發(fā)送到

2、man 的任何額外數(shù)據(jù)都必需重傳。因此，最大限度地降低系統(tǒng)延遲和確保系統(tǒng)最大吞吐量的關(guān)鍵是為詳細(xì)應(yīng)用挑選合適的數(shù)據(jù)緩存。假如緩存過(guò)大，就會(huì)大幅度增強(qiáng)系統(tǒng)成本。假如過(guò)小，網(wǎng)絡(luò)就會(huì)溢出緩存并重發(fā)數(shù)據(jù)，導(dǎo)致性能下降。這種考慮涉及三個(gè)主要因素：輸入數(shù)據(jù)的速率(入口線路)、輸出數(shù)據(jù)的速率(出口線路)及內(nèi)部處理時(shí)光需求。只要來(lái)自網(wǎng)絡(luò)的入口數(shù)據(jù)速率與回到網(wǎng)絡(luò)的出口數(shù)據(jù)速率相等，而且具有最小的處理需求，數(shù)據(jù)緩存即可保持相對(duì)較小。由于內(nèi)部處理只增強(qiáng)很小的延遲，流量也比較穩(wěn)定，所以幾乎不需要存儲(chǔ)數(shù)據(jù)。不過(guò)，隨著系統(tǒng)執(zhí)行更高級(jí)別的處理，就必需增大緩存來(lái)消退處理功能帶來(lái)的延遲。突發(fā)流量對(duì)數(shù)據(jù)緩存的設(shè)計(jì)也有顯著的影響。

3、假如入口數(shù)據(jù)速率隨著時(shí)光顯著變幻并間或超過(guò)信息包處理器的能力，就必需適當(dāng)?shù)剞D(zhuǎn)變?nèi)肟诰彌_器的尺寸，以解決與這些處理功能相關(guān)的延遲問(wèn)題?？删幊桃?guī)律器件的優(yōu)勢(shì)在為這些應(yīng)用構(gòu)建緩沖子系統(tǒng)時(shí)，工程師傾向于首先考慮采納，而不是現(xiàn)成的分立存儲(chǔ)器件。因?yàn)楣こ探虒?dǎo)機(jī)構(gòu)日益依靠于 fpga 來(lái)教授設(shè)計(jì)的基礎(chǔ)學(xué)問(wèn)。因此，大部分工程師都認(rèn)識(shí)這種技術(shù)。fpga 有助于設(shè)計(jì)師隨時(shí)對(duì)他們的設(shè)計(jì)舉行重新配置，提供高度靈便性，并在短期內(nèi)完成硬件的測(cè)試。此外，因?yàn)檫@些工具經(jīng)常是人們認(rèn)識(shí)的，可以快速改變成終于解決計(jì)劃?，F(xiàn)在，fpga 可提供數(shù)百萬(wàn)的規(guī)律門(mén)和兆比特級(jí)的片上存儲(chǔ)器，設(shè)計(jì)師可將多個(gè) fifo集成到一個(gè)芯片上(見(jiàn)圖 1)。

4、然而，在數(shù)據(jù)緩存需求比較高的城域邊緣網(wǎng)領(lǐng)域，設(shè)計(jì)師必需認(rèn)真評(píng)估他們?nèi)康脑O(shè)計(jì)挑選。在某些狀況下，設(shè)計(jì)師會(huì)發(fā)覺(jué)可編程規(guī)律器件在給定性能或成本方面存在固有的局限性，而分立器件可提供更具吸引力的解決計(jì)劃。圖1 可集成多個(gè)fifo的fpga例如，許多工程師沒(méi)故意識(shí)到，基于 fpga 的解決計(jì)劃的性能會(huì)隨著滿足應(yīng)用需求的數(shù)據(jù)緩存大小的轉(zhuǎn)變而變幻。雖然現(xiàn)在的fpga 可以更高的時(shí)鐘速率運(yùn)行，當(dāng)設(shè)計(jì)師把越來(lái)越多的 fifo 映射到 fpga 時(shí)，他們?yōu)l臨重大的性能局限性。設(shè)計(jì)師會(huì)用法來(lái)自 fpga 供給商的工具，自動(dòng)地將多個(gè) fifo 映射到單個(gè)物理存儲(chǔ)器塊中，并創(chuàng)建在不同的fifo之間時(shí)域復(fù)用所需的規(guī)律。

5、然而，采納這種復(fù)用辦法，會(huì)使每個(gè)fifo端口的工作頻率與映射到設(shè)計(jì)中的 fifo 數(shù)量成反比。這是由于當(dāng)每個(gè) fifo 自立運(yùn)行時(shí)，囫圇存儲(chǔ)帶寬是分享的。當(dāng) fifo 器件的讀寫(xiě)操作開(kāi)頭時(shí)，時(shí)序電路會(huì)在迅速的 tdm 時(shí)鐘域中拜訪物理存儲(chǔ)器。為了完成每次存儲(chǔ)器的存取，時(shí)序器必需將信息傳回到fifo端口的時(shí)鐘域。隨著 fpga 中fifo 數(shù)量的增強(qiáng)，時(shí)序電路的速度和時(shí)鐘域傳輸?shù)臄?shù)量將會(huì)嚴(yán)峻限制 fifo 的性能。因此，一些fpga供給商建議設(shè)計(jì)師把器件采納的 fifo 的數(shù)量控制在10個(gè)之內(nèi)。高性能城域邊緣網(wǎng)路由器設(shè)計(jì)的存儲(chǔ)器密度也會(huì)影響 fpga 的性能。為了充分發(fā)揮性能，設(shè)計(jì)師很自然地優(yōu)先

6、挑選內(nèi)嵌的數(shù)據(jù)緩沖器。所以，許多設(shè)計(jì)師挑選采納更高密度的 fpga 來(lái)滿足大型數(shù)據(jù)緩沖器的存儲(chǔ)需求。然而，采納這種策略也會(huì)產(chǎn)生一些問(wèn)題。當(dāng)設(shè)計(jì)師在 fpga 中用法大量存儲(chǔ)器時(shí)，一些存儲(chǔ)器將會(huì)進(jìn)一步遠(yuǎn)離i/o和規(guī)律門(mén)。這種存儲(chǔ)資源在芯片內(nèi)的簇?fù)韺?dǎo)致內(nèi)部寫(xiě)脈沖隨線長(zhǎng)而變幻，并延伸建立時(shí)光。在一些應(yīng)用中，fpga 中大型存儲(chǔ)陣列的用法可降低高達(dá)40%的芯片內(nèi)部速度。解決該問(wèn)題的一種辦法是挑選更小和成本更低的 fpga實(shí)現(xiàn)控制規(guī)律，并采納外部分立存儲(chǔ)器來(lái)支持。設(shè)計(jì)師會(huì)采納外部sram來(lái)增加 fpga 的存儲(chǔ)能力。fpga供給商可提供預(yù)定義模塊，設(shè)計(jì)師可將其集成到 fpga 中，用以舉行外部存儲(chǔ)器管

7、理。這種辦法有助于設(shè)計(jì)師用法更小和更廉價(jià)的 fpga。但是，因?yàn)閒pga架構(gòu)固有的 i/o 局限性，這種辦法為設(shè)計(jì)帶來(lái)了延時(shí)。在采納 fpga 和外部存儲(chǔ)器的設(shè)計(jì)中，數(shù)據(jù)通過(guò) fpga 中比較慢的可編程門(mén)進(jìn)入緩沖器，然后子系統(tǒng)必需為控制器分配一個(gè)地址，并將數(shù)據(jù)轉(zhuǎn)移到外部存儲(chǔ)器。接下來(lái)，系統(tǒng)必需分配一個(gè)地址并把數(shù)據(jù)拖到外部存儲(chǔ)器中。這兩個(gè)操作必需通過(guò) fpga 中比較慢的可編程 i/o門(mén)舉行。最后，數(shù)據(jù)必需從 fpga 發(fā)送到系統(tǒng)中，并再次經(jīng)過(guò) fpga 可編程門(mén)。假設(shè)在 fpga 和外部存儲(chǔ)器中舉行大量的存取，該子系統(tǒng)需要 8 個(gè)時(shí)鐘周期來(lái)處理每個(gè)數(shù)據(jù)字節(jié)。抱負(fù)的挑選在這些應(yīng)用中，一種更為可行

8、的辦法是采納現(xiàn)成的分立 fifo 來(lái)設(shè)計(jì)數(shù)據(jù)緩沖器(見(jiàn)圖 2)。目前，供給商可提供密度高達(dá) 18 mb、運(yùn)行速度高達(dá) 250 mhz 的fifo器件。這些器件的輸入和輸出端口可舉行自立配置，同時(shí)以單倍數(shù)據(jù)速率(sdr)和雙倍數(shù)據(jù)速率(ddr)運(yùn)行，并可支持高達(dá) 20 gbps的數(shù)據(jù)速率。圖2 采納分立fifo的數(shù)據(jù)緩沖器假如需要更高密度的緩沖器，一些 fifo 可以舉行級(jí)聯(lián)，在多芯片配置模式下實(shí)現(xiàn)更高的密度。不同的時(shí)鐘運(yùn)行模式有助于設(shè)計(jì)者在級(jí)聯(lián)配置中優(yōu)化緩沖器設(shè)計(jì)。在標(biāo)準(zhǔn)模式中，寫(xiě)入一個(gè)空 fifo 中的第一個(gè)字被存儲(chǔ)在內(nèi)部存儲(chǔ)器中，除非舉行特定的讀操作，該字不會(huì)在數(shù)據(jù)輸出線上浮現(xiàn)。其次種(首

9、字挺直通過(guò))模式是通過(guò)將一個(gè) fifo 的數(shù)據(jù)輸出銜接到下一個(gè) fifo 的數(shù)據(jù)輸入來(lái)支持深度擴(kuò)展。這使緩沖器可自動(dòng)地將進(jìn)入緩沖器的第一個(gè)字以流水線方式送到第一個(gè) fifo 中，并利用其次個(gè)fifo實(shí)現(xiàn)反壓。分立緩沖器件創(chuàng)造商可以提供多達(dá)128個(gè)隊(duì)列以全線速區(qū)別并對(duì)數(shù)據(jù)舉行優(yōu)先級(jí)排序的fifo。這些器件可提供高達(dá) 10 mb的存儲(chǔ)密度，并利用高達(dá) 166 mhz 的 ddr 支持超過(guò) 10 gbps的運(yùn)行速度。這些產(chǎn)品配置了 x40 位數(shù)據(jù)，可提供13.3 gbps的高數(shù)據(jù)吞吐量，并可支持下一代高吞吐量平臺(tái)的服務(wù)質(zhì)量(qos)需求。比較fpga 和其他替代解決計(jì)劃，容易對(duì)照數(shù)據(jù)手冊(cè)已經(jīng)不能得到

10、愜意的答案。fpga 的易于編程特性有助于模塊化數(shù)據(jù)手冊(cè),每段的數(shù)據(jù)通道部分都需要舉行確認(rèn)、評(píng)估和添加，以確定合成電路的時(shí)序。為了實(shí)現(xiàn)這一點(diǎn)，fpga 創(chuàng)造商可為 fpga 的設(shè)計(jì)和編程提供軟件。這種設(shè)計(jì)軟件可鑒別設(shè)計(jì)并評(píng)估電路，提供性能時(shí)序參數(shù)。供給商豐盛的閱歷和他們各自的軟件包可提供十分精確的模型。在評(píng)估這些解決計(jì)劃的過(guò)程中，工程師可用法 ise 和 ii 設(shè)計(jì)軟件。他們可以用法這些軟件工具對(duì) fpga 舉行配置，以執(zhí)行 fifo 存儲(chǔ)功能，并利用設(shè)計(jì)軟件提供的合成模型來(lái)模擬實(shí)際電路。用法 xilinx 的 logiccore 和 altera 的 megawizard 可產(chǎn)生 fifo

11、單元。這些工具可提供優(yōu)化性能的設(shè)計(jì)實(shí)現(xiàn)。該試驗(yàn)可在各種尺寸的器件和存儲(chǔ)器配置上舉行。性能測(cè)試結(jié)果基于后布局和走線時(shí)序。在打算采納現(xiàn)成的 fifo 或可編程規(guī)律器件建立一個(gè)數(shù)據(jù)緩沖器子系統(tǒng)之前，工程師應(yīng)當(dāng)考慮到該打算對(duì)其設(shè)計(jì)復(fù)雜性的影響。低密度的狀況下,把 fifo 和控制規(guī)律集成到一個(gè) ic中，可提供一種更為容易的電路板設(shè)計(jì)。隨著緩沖器尺寸超過(guò)256k的密度，而且成本促使其采納外部sram來(lái)補(bǔ)充 fpga，標(biāo)準(zhǔn)的 fifo 可提供更為容易的辦法。隨著設(shè)計(jì)者對(duì)系統(tǒng)的升級(jí)轉(zhuǎn)向更高的存儲(chǔ)密度，這種辦法也具有優(yōu)勢(shì)。例如，大多數(shù) fifo 都是引腳兼容的產(chǎn)品，密度范圍在 0.5 mb18 mb 之間。使

12、設(shè)計(jì)師容易更換一個(gè)元件，即可快速而簡(jiǎn)單地增加其系統(tǒng)能力。在基于 fpga 的配置中，設(shè)計(jì)師通常需要花費(fèi)時(shí)光和精力重新編譯器件，或?qū)σ粋€(gè)新的、更高密度的 fpga 舉行設(shè)計(jì)和編程。異步設(shè)計(jì)中的時(shí)鐘同步也是一個(gè)應(yīng)當(dāng)考慮的問(wèn)題。在大多數(shù)路由器環(huán)境中，進(jìn)入系統(tǒng)的傳輸線路與主系統(tǒng)時(shí)鐘會(huì)在不同的時(shí)鐘域中運(yùn)行。設(shè)計(jì)師必需銜接不同寬度的總線。路由器設(shè)計(jì)師瀕臨的一個(gè)頻繁的挑戰(zhàn)就是如何用法數(shù)據(jù)緩沖器使這些全異時(shí)鐘同步，并復(fù)用16 位和 32 位或 32 位和 64 位之間的數(shù)據(jù)，以確保囫圇系統(tǒng)中數(shù)據(jù)的完整性。設(shè)計(jì)師用法基于fpga的辦法調(diào)節(jié)他們的規(guī)律以實(shí)現(xiàn)上述目標(biāo)。然而在普通狀況下，該工作需要豐盛的電路設(shè)計(jì)專業(yè)學(xué)

13、問(wèn)以及模擬和測(cè)試這些電路的時(shí)光。相比之下，許多高性能 fifo 提供的總線匹配能力可自動(dòng)解決這個(gè)問(wèn)題。這些器件可提供多總線寬度和端口可選的總線寬度匹配，有助于出口線路和入口線路之間的無(wú)縫銜接。這些器件也具備自立的讀寫(xiě)時(shí)鐘，可使設(shè)計(jì)者實(shí)現(xiàn)不同時(shí)鐘域之間的頻率匹配。面積和成本在設(shè)計(jì)緩沖器時(shí)，器件成本和板卡空間也是要考慮的因素。通過(guò)分析fifo和fpga 中存儲(chǔ)器相關(guān)的單位比特成本，可以看出兩種技術(shù)中的存儲(chǔ)器成本在達(dá)到256k之前保持在十分相像的水平(見(jiàn)圖3)。然而，fifo 中的單位比特成本是隨著密度的增強(qiáng)而穩(wěn)定下降的，但是 fpga 中存儲(chǔ)器成本的增速很快。密度為 1 mb 以上的 fpga 存儲(chǔ)器就變得過(guò)于昂貴了。圖3 fpga和分立fifo計(jì)劃的成本對(duì)照這種成本差異是十分令人吃驚的。當(dāng)設(shè)計(jì)師被迫在 fpga 設(shè)計(jì)中添加更多數(shù)量的存儲(chǔ)器時(shí)，他們必需支付額外的存儲(chǔ)器和嵌入到更高密度器件中的額外規(guī)律的成本。采納分立的 fifo則可以穩(wěn)定地增強(qiáng)密度。封裝面積和引腳也是需要考慮的重要內(nèi)容。在低密度狀況下,把緩沖器集成到單個(gè) fpga中可以實(shí)現(xiàn)更緊湊的引腳布局。然而，隨著 fpga密度和引腳數(shù)量的增強(qiáng)，這種折衷的效果并