建立時間和保持時間關系詳解

1、-可編輯修改-建立時間和保持時間關系詳解焙如建立時間th:保持竝間建立時間(setup time)是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立 時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間(hold time)是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持 時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求，當然在一些情況下，建立時間和保持時 間的值可以為零。PLD/FPGA開發(fā)軟件可以自動計算兩個相關輸入的建立和保持時間。個人理解:1、建立時間(setup time)觸發(fā)器在時鐘沿到來之前，其數(shù)據(jù)的輸入

2、端的數(shù)據(jù)必須保持不變的時間;建立時間決定了該觸發(fā)器之間的組合邏輯的最大延遲。2、保持時間(hold time)觸發(fā)器在時鐘沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間; 保持時間決定了該觸發(fā)器之間的組合邏輯的最小延遲。關于建立時間保持時間的考慮華為題目：時鐘周期為 T，觸發(fā)器D1的建立時間最大為Timax，最小為Timin。組合邏輯電路最大 延遲為T2max，最小為T2min。問：觸發(fā)器D2的建立時間T3和保持時間T4應滿足什么條件？分析:Tffpd :觸發(fā)器輸出的響應時間，也就是觸發(fā)器的輸出在 clk時鐘上升沿到來之后多長的時間內發(fā)生變化并且穩(wěn)定，也可以理解為觸發(fā)器的輸出延時。Tcomb

3、 :觸發(fā)器的輸出經過組合邏輯所需要的時間，也就是題目中的組合邏輯延遲。Tset up：建立時間Thold:保持時間Tclk :時鐘周期0。建立時間容限：相當于保護時間，這里要求建立時間容限大于等于保持時間容限：保持時間容限也要求大于等于0。由上圖可知，建立時間容限=Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根據(jù)建立時間容限 X),也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup X)，可以得到觸發(fā)器 D2 的 Tsetup<rclk-Tffpd(max)-Tcomb(max)，由于題 目沒有考慮Tffpd，所以我們認為 Tffpd = 0

4、,于是得到Tsetup<r-T2max。由上圖可知，保持時間容限 +Thold = Tffpd(min)+Tcomb(min)，所以保持時間容限= Tffpd(min)+Tcomb(min)-Thold，根據(jù)保持時間容限 羽，也就是 Tffpd(min)+Tcomb(min)-Thold X)可以得到觸 發(fā)器D2的Thold <rffpd(min)+Tcomb(min)，由于題目沒有考慮 Tffpd，所以我們認為 Tffpd = 0，于是得到 Thold百2min。關于保持時間的理解就是，在觸發(fā)器D2的輸入信號還處在保持時間的時候，如果觸發(fā)器D1的輸出已經通過組合邏輯到達D2的輸入

5、端的話，將會破壞D2本來應該保持的數(shù)據(jù)建立時間與保持時間,這就要求時鐘信號時延差要時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內大部分器件的動作都是在時鐘的跳變沿上進行非常小，否則就可能造成時序邏輯狀態(tài)出錯；因而明確FPGA設計中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設計的穩(wěn)定性有非常重要的意義。建立時間與保持時間建立時間(Tsu： set up time)是指在時鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時間(Th : hold time)是指數(shù)據(jù)穩(wěn)定后保持的時間，如果保持時間不滿1所示。足要求那么數(shù)據(jù)同樣也不能

6、被穩(wěn)定的打入觸發(fā)器。建立與保持時間的簡單示意圖如下圖1/III圖1保持時間與建立時間的示意圖在FPGA設計的同一個模塊中常常是包含組合邏輯與時序邏輯，為了保證在這些邏輯的接口處數(shù)據(jù)能穩(wěn)定的被處理，那么 對建立時間與保持時間建立清晰的概念非常重要。下面在認識了建立時間與保持時間的概念上思考如下的問題。舉一個常見的例子。圖2同步設計中的一個基本模型圖2為統(tǒng)一采用一個時鐘的同步設計中一個基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時;Tsetup是觸發(fā)器的建立時間；Tpd為時鐘的延時。如果第一個觸發(fā)器D1建立時間最大為Timax，最小為T1min,組合邏輯的延時最大為T

7、2max，最小為T2min。問第二個觸發(fā)器 D2立時間T3與保持時間T4應該滿足什么條件，或者是知道了T3與T4那 么能容許的最大時鐘周期是多少。這個問題是在設計中必須考慮的問題，只有弄清了這個問題才能保證所設計的組合邏輯的延 時是否滿足了要求。下面通過時序圖來分析：設第一個觸發(fā)器的輸入為D1，輸出為Q1,第二個觸發(fā)器的輸入為D2,輸出為Q2;Tpd為零，其實這種情況在FPGA時鐘統(tǒng)一在上升沿進行采樣，為了便于分析我們討論兩種情況即第一：假設時鐘的延時 設計中是常常滿足的，由于在 FPGA設計中一般是采用統(tǒng)一的系統(tǒng)時鐘，也就是利用從全局時鐘管腳輸入的時鐘，這樣在內部 時鐘的延時完全可以忽略不計

8、。這種情況下不必考慮保持時間，因為每個數(shù)據(jù)都是保持一個時鐘節(jié)拍同時又有線路的延時，也D2的就是都是基于CLOCK的延遲遠小于數(shù)據(jù)的延遲基礎上，所以保持時間都能滿足要求，重點是要關心建立時間，此時如果建立時間滿足要求那么時序圖應該如圖3所示。從圖中可以看出如果:T-Tco-Tdelay>T3即：Tdelay< T-Tco-T3那么就滿足了建立時間的要求，其中T為時鐘的周期，這種情況下第二個觸發(fā)器就能在第二個時鐘的升沿就能穩(wěn)定的采到D2，時序圖如圖3所示。DIQ1D2T-Tc<r-Tdelay圖3符合要求的時序圖TdelaykI I I I9 /今/侈!翔如果組合邏輯的延時過大使

9、得T-Tco-Tdelay<T34所示。那么電路將不能正常的工那么將不滿足要求，第二個觸發(fā)器就在第二個時鐘的升沿將采到的是一個不定態(tài)，如圖 作。elkDIQID2T-Jco-TcelayMhII>1iI02/7pIhIIIhIItB I圖4組合邏輯的延時過大時序不滿足要求從而可以推出T-Tco-T2max> = T3這也就是要求的D2的建立時間。從上面的時序圖中也可以看出，D2的建立時間與保持時間與 D1的建立與保持時間是沒有關系的，而只和 D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時有關，這也是一個很重要的結論。說明了延時沒有疊加效應。第二種情況如果時鐘存在延時，這種情況下就要考

10、慮保持時間了，同時也需要考慮建立時間。時鐘出現(xiàn)較大的延時多是采用了異步時鐘的設計方法，這種方法較難保證數(shù)據(jù)的同步性，所以實際的設計中很少采用。此時如果建立時間與保持時間都滿足要求那么輸出的時序如圖 5所示。DIIIcLklayT-7cSTde ayTpd圖5時鐘存在延時但滿足時序1h1 IM111tt1111141從圖5中可以容易的看出對建立時間放寬了Tpd,所以D2的建立時間需滿足要求:Tpd+ T-Tco-T2max> = T3 I-可編輯修改-由于建立時間與保持時間的和是穩(wěn)定的一個時鐘周期，如果時鐘有延時，同時數(shù)據(jù)的延時也較小那么建立時間必然是增大的，保持時間就會隨之減小，如果減小

11、到不滿足D2的保持時間要求時就不能采集到正確的數(shù)據(jù)，如圖6所示。這時即T（ Tpd Tco-T2min） <T4,就不滿足要求了，所以 D2的保持時間應該為:T( Tpd+T Tco-T2min ) >= T4 即 Tco + T2min-Tpd> = T4從上式也可以看出如果 Tpd =0也就是時鐘的延時為 0那么同樣是要求Tco + T2min>T4，但是在實際的應用中由于 T2的延時也就是線路的延時遠遠大于觸發(fā)器的保持時間即T4所以不必要關系保持時間。DiQIelkkV/zM 11 H_i i.jTdelavrtT'h !TT+T-Tco-TdelayT-

12、Tco-rdlay+ TpdrI'CO/'/ / / / / /圖6時鐘存在延時且保持時間不滿足要求下面用數(shù)字來說明一下加深理解（以下舉例暫不考慮hold time）： 建立時間 Tsetup=Tdelay+ Tco- Tpd 假設Tco （觸發(fā)器固有的建立時間）=2ns假設1，Clock Delay =0，Data delay="0"，那么數(shù)據(jù)port的新數(shù)據(jù)必須在時鐘 port的時鐘沿到來之前2ns趕到數(shù)據(jù)port，才 能滿足觸發(fā)器的Tco。假設2，Clock delay="0"，data Delay = 3ns，那么數(shù)據(jù)port的新

13、數(shù)據(jù)必須在時鐘port的時鐘沿到來之前 5ns就得趕到數(shù)據(jù)p ort,其中的3ns用來使新數(shù)據(jù)從數(shù)據(jù)port趕到觸發(fā)器的D端（由于data Delay ），剩下的2ns用來滿足觸發(fā)器的Tco。假設3，Clock delay="1 ns"，data Delay = 3ns，由于時鐘port的時鐘沿推后1ns到達觸發(fā)器的時鐘端，那么數(shù)據(jù)port的新數(shù) 據(jù)只需在時鐘port的時鐘沿到來之前4ns趕到數(shù)據(jù)port即可。假設4,假設時鐘的周期T=4ns，即你的系統(tǒng)需要運行在 250M頻率上，那么以上的假設中，假設2顯然是不成立的，也就是說在假設2的情況下，你的系統(tǒng)運行頻率是低于250

14、M的，或者說在250M系統(tǒng)里是有setup time violation的。在假設2的情況下，由于Tco及Tpd均是FPGA的固有特性，要想滿足4ns的T，那么唯一你能做的就是想方設法減小Tdelay,也就是數(shù)據(jù)路 徑的延時。即所謂的找出關鍵路徑，想辦法優(yōu)化之?？偨Y，在實際的設計中，對于一個給定的IC,其實我們很容易看到T，Tpd，Tsetup, Th都是固定不變的（在跨時鐘域時，Tpd會有不同），那么我們需要關心的參數(shù)就是Tdelay,即數(shù)據(jù)路徑的延時，控制好了這個延時，那我們的設計就不會存在建立 時間和保持時間不滿足的情況了!后記：有個著名的筆試題，這樣說道：時鐘周期為T,觸發(fā)器D1的建立

15、時間最大為T1max，最小為T1min，該觸發(fā)器的數(shù)據(jù)輸出延 時為Tco。組合邏輯電路最大延遲為 T2max,最小為T2min。假設D1在前，D2去采樣D1的數(shù)據(jù)（實際就是對圖2的文字描述）， 問，觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件。這里給出一個簡易公式供大家死記一下, 以下兩個公式確定了 D2的TsetuP和Thold： 1) D1 的 Tco + max 數(shù)據(jù)鏈路延時 + D2 的 Tsetup < T (即 T3 < T - Tco - T2max) 2) D1 的 Tco + min 數(shù)據(jù)鏈路延時 > D2 的 Thold (即 T4< Tco + T2