candence使用手冊仿真分冊實用手冊

1、candence使用手冊仿真分冊實用手冊 Candence仿真手冊SIPIEMI Candence使用手冊_仿真分冊 前言PCB仿真 Cadence軟件是我們公司統(tǒng)一使用的原理圖設(shè)計、PCB設(shè)計、高速仿真的EDA工具。進行仿真工作需要有許多方面的學問，須對高速設(shè)計的理論有較全面的熟悉，并對詳細的單板原理有一定的了解，還需具備仿真庫的相關(guān)學問等。 在這個分冊中僅對仿真軟件的使用進行較具體的闡述，還介紹高速設(shè)計的一些相關(guān)理論，仿真過程是基于AllegroSPB15.7的PCBSI模塊進行的。 其他學問，如仿真庫的學問、約束管理器等請參閱特地的使用手冊。 在此特別感謝網(wǎng)絡(luò)南研EDA和本部EDA對此手

2、冊的支持。 Candence仿真手冊SIPIEMI 第一章高速設(shè)計與PCB仿真流程本章介紹高速PCB仿真設(shè)計的基礎(chǔ)學問和重要意義，并介紹基于Cadence的AllegroSPB15.7的PCB仿真流程。 1.1高速信號與高速設(shè)計 隨著通信系統(tǒng)中規(guī)律及系統(tǒng)時鐘頻率的快速提高和信號邊沿不斷變陡，PCB的走線和板層特性對系統(tǒng)電氣性能的影響也更加顯著。對于低頻設(shè)計,走線和板層的影響要求不高甚至可以完全忽視不計。當頻率超過50MHz時，PCB走線則必需以傳輸線考慮，而在評定系統(tǒng)性能時也必需考慮PCB板材的電參數(shù)影響。當系統(tǒng)時鐘頻率達到120MHz及更高時，就只能使用高速電路設(shè)計方法，否則基于傳統(tǒng)方法設(shè)計

3、的PCB將無法工作。因此，高速電路設(shè)計技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計師必需采取的設(shè)計手段，只有通過使用高速電路設(shè)計師的設(shè)計技術(shù)，才能實現(xiàn)設(shè)計過程的可控性。高速系統(tǒng)的設(shè)計必需面對互連延遲引起的時序問題以及串擾、傳輸線效應(yīng)等信號完整性問題。 通常認為假如數(shù)字規(guī)律電路的頻率達到或者超過45MHZ50MHZ，而且工作在這個頻率之上的電路占整個電子系統(tǒng)的一定份量（比如說），就稱為高速電路。 實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常商定假如線傳播延時大于1/2數(shù)字信號驅(qū)動端的上升時間，則認為此類信號是高速信號并產(chǎn)生傳輸線

4、效應(yīng)，見圖11所示。 信號的傳遞發(fā)生在信號狀態(tài)轉(zhuǎn)變的瞬間，如上升或下降時間。信號從驅(qū)動端到接收端經(jīng)過一段固定的延遲時間，假如傳輸延遲時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號轉(zhuǎn)變狀態(tài)之前到達驅(qū)動端。反之，反射信號將在信號轉(zhuǎn)變狀態(tài)之后到達驅(qū)動端，假如反射信號很強，疊加的波形就有可能會轉(zhuǎn)變規(guī)律狀態(tài)。 Candence仿真手冊SIPIEMI圖11傳輸線效應(yīng) Candence仿真手冊SIPIEMI 1.1.1高速信號的確定 上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件，但是如何得知線延時是否大于1/2驅(qū)動端的信號上升時間呢？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時

5、間在PCB設(shè)計中由實際布線長度打算。圖12為信號上升時間和允許的布線長度(延時)的對應(yīng)關(guān)系。 PCB板上每單位英寸的延時為0.167ns.。但是，假如過孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時將增大。通常高速規(guī)律器件的信號上升時間大約為0.2ns。假如板上有GaAs芯片，則最大布線長度為7.62mm。 圖12信號上升時間與允許布線長度的對應(yīng)關(guān)系 設(shè)Tr為信號上升時間，Tpd為信號線傳播延時(見圖13)。假如Tr4Tpd，信號落在安全區(qū)域。假如2TpdTr4Tpd，信號落在不確定區(qū)域。假如Tr2Tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應(yīng)當使用高速布線方法。 Candenc

6、e仿真手冊SIPIEMI 圖13信號傳播線延時與上升時間的關(guān)系 1.1.2邊緣速率引發(fā)高速問題 EDA設(shè)計工程師發(fā)覺SI問題的起因不僅僅是高速設(shè)計。真正的原因不是系統(tǒng)時鐘速率的提高，而是驅(qū)動器上升和下降時間的縮短。隨著芯片制造工藝技術(shù)的進步及IC制造商轉(zhuǎn)向采用0.25微米或更小工藝，他們所生產(chǎn)的標準元件的裸片尺寸越來越小；邊緣速率越來越快，最終會導(dǎo)致PCB設(shè)計中高速問題的產(chǎn)生，而傳統(tǒng)的高速分析是不考慮這類問題的。 此外，當IC制造商轉(zhuǎn)向可在更小面積上封裝更多功能的高密度器件時，需要開發(fā)新型的封裝技術(shù)?，F(xiàn)在，BGA、CSP和MCM等封裝技術(shù)都可依據(jù)設(shè)計要求，在小型封裝內(nèi)供應(yīng)更多的引腳和更少的封裝

7、寄生參數(shù)。盡管這些新型器件體積微小，但它們也有其自身的問題。例如，互連線較長。 即便不考慮系統(tǒng)時鐘速率，高的上升時間和更長的走線長度也讓電路板設(shè)計工程師面臨著嚴峻的挑戰(zhàn)。只要傳輸線長度引起的延遲超過驅(qū)動器上升/下降時間有效長度的六分之一，就會引起傳輸線問題。例如，若上升時間為1ns，走線邊緣速率為每英寸2ns，只要走線長度超過1英寸，就會發(fā)生傳輸線問題。眾所周知，走線長度小于1英寸的電路板極為少見。因此，采用上升時間為1ns的設(shè)計確定會出現(xiàn)高速設(shè)計問題。隨著新型IC工藝的出現(xiàn)，狀況會變得越來越糟。因為上升時間將很快發(fā)展到1ns以下。實際上，大約每隔三年晶體管門長度就會縮短，而其相應(yīng)的開關(guān)速率會

8、增長約30%。 Candence仿真手冊SIPIEMI SI問題的表現(xiàn)方式許多。當邊緣速率上升時，時序問題首先暴露出來。傳輸線效應(yīng)造成的阻尼振蕩(Ringing)、正尖峰(overshoot)和負尖峰(undershoot)有可能超過規(guī)定的噪音容限。在低速系統(tǒng)中，互連延遲和阻尼振蕩可以忽視不計，因為在這種系統(tǒng)中信號有足夠的時間達到穩(wěn)定。但是當邊緣速率加快，系統(tǒng)時鐘速率上升時，信號在器件之間的傳輸時間以及同步預(yù)備時間都縮短了。 當邊緣速率低于1ns時，串擾問題也出現(xiàn)了。通常串擾問題出現(xiàn)在高邊緣速率、高密度的電路板上，其成因是走線之間的耦合。亞納秒級邊緣速率會引起高頻諧振，很簡單耦合到鄰近的互連線

9、中，從而造成串擾，擁有大量高速互連的電路板特殊簡單產(chǎn)生此類問題。 當高速器件的邊緣速率低于0.5ns時，電源系統(tǒng)穩(wěn)定性和EMI等問題也隨之產(chǎn)生。來自大容量數(shù)據(jù)總線的數(shù)據(jù)交換速率特殊快，當它在電源層中產(chǎn)生足以影響信號的強波紋時，就會產(chǎn)生電源穩(wěn)定性問題。高速信號也可能產(chǎn)生輻射，EMI因而也成為要關(guān)注的另一個設(shè)計問題。 1.1.3傳輸線效應(yīng) PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25-0.55ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源

10、/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。假如傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個反射信號將傳回信號放射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩(wěn)定。這種效應(yīng)被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹健?注：關(guān)于傳輸線的等效電路請參照電氣篇中的相關(guān)計算。 Candence仿真手冊SIPIEMI 圖1傳輸線的等效電路 基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設(shè)計帶來以下效應(yīng)。 反射信號Reflectedsignals 延時和時序錯誤Delay&

11、Timingerrors 多次跨越規(guī)律電平門限錯誤FalseSwitching 過沖與下沖Overshoot/Undershoot 串擾InducedNoise(orcrosstalk) 電磁輻射EMIradiation 反射信號Reflectedsignals 假如一根走線沒有被正確終結(jié)(終端匹配)，那么來自于驅(qū)動端的信號脈沖在接收端被反射， 從而引發(fā)不預(yù)期效應(yīng)，使信號輪廓失真。當失真變形特別顯著時可導(dǎo)致多種錯誤，引起設(shè)計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設(shè)計失敗。假如上述狀況沒有被足夠考慮， EMI將顯著增加，這就不單單影響自身設(shè)計結(jié)果，還會造成整個系統(tǒng)的失敗。 反射

12、信號產(chǎn)生的主要原因：過長的走線；未被匹配終結(jié)的傳輸線，過量電容或電感以及阻抗失配。 圖15反射信號 Candence仿真手冊SIPIEMI 延時和時序錯誤Delay&Timingerrors： 信號延時和時序錯誤表現(xiàn)為：信號在規(guī)律電平的凹凸門限之間變化時保持一段時間信號不跳變，過多的信號延時可能導(dǎo)致時序錯誤和器件功能的混亂。通常在有多個接收端時會出現(xiàn)問題，電路設(shè) 計師必需確定最壞狀況下的時間延時以確保設(shè)計的正確性。 信號延時產(chǎn)生的原因：驅(qū)動過載，走線過長。 圖1信號延時錯誤 多次跨越規(guī)律電平門限錯誤FalseSwitching： 信號在跳變的過程中可能多次跨越規(guī)律電平門限從而導(dǎo)致這一類

13、型的錯誤。多次跨越規(guī)律電平門限錯誤是信號振蕩的一種特別的形式，即信號的振蕩發(fā)生在規(guī)律電平門限四周，多次跨越規(guī)律電平門 限會導(dǎo)致規(guī)律功能紊亂。 反射信號產(chǎn)生的原因：過長的走線，未被終結(jié)的傳輸線，過量電容或電感以及阻抗失配。 Candence仿真手冊SIPIEMI 圖1規(guī)律開關(guān)錯誤翻轉(zhuǎn) Candence仿真手冊SIPIEMI 過沖Overshoot/Undershoot： 過沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。 圖1信號的上沖與下沖 串擾InducedNoise(orcrosstalk)：

14、 串擾表現(xiàn)為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應(yīng)出相關(guān)的信號，我們稱之為串擾。 信號線距離地線越近，線間距越大，產(chǎn)生的串擾信號越小。異步信號和時鐘信號更簡單產(chǎn)生串 擾。因此消退串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。 電磁輻射EMIradiation： EMI(Electro-MagneticInterference)即電磁干擾，產(chǎn)生的問題包含本身產(chǎn)生過量的電磁輻射及受四周電磁輻射干擾兩方面。EMI表現(xiàn)為當數(shù)字系統(tǒng)加電運行時，會對四周環(huán)境輻射電磁波，從而干擾四周環(huán)境中電子設(shè)備的正常工作；或者是對四周電磁干擾過于敏感。 1.2高速PCB仿真的重要意義

15、1.2.1板級SI仿真的重要意義 過去，PCB性能要采用一系列儀器測試電路板原型(通常接近成品)來評定。電路的復(fù)雜性增加之后，多層板和高密度電路板出現(xiàn)了，人們開頭用自動布線工具來處理日益復(fù)雜的元器件之間的互聯(lián)。此后，電路的工作速度不斷提高，功能不斷翻新，元器件之間連線的物理尺寸和電路板的電特性日益受到關(guān)注。 Candence仿真手冊SIPIEMI 從根本上講，市場是電路板級仿真的強勁動力。在激烈競爭的電子行業(yè)，快速地將產(chǎn)品投入市場至關(guān)重要，傳統(tǒng)的PCB設(shè)計方法要先設(shè)計原理圖，然后放置元器件和走線，最終采用一系列原型機反復(fù)驗證/測試。修改設(shè)計意味著時間上的延遲，這種延遲在產(chǎn)品快速面市的壓力下是不

16、能接受的。 圖19PCB設(shè)計流程比較 “第一時間推出產(chǎn)品”的設(shè)計目標不只是一句廣告詞，事實上，這是生死攸關(guān)的競爭需要。在產(chǎn)品設(shè)計初期識別、預(yù)防和改正設(shè)計錯誤，可以防止電路板出錯，這種操作模式比以往任何時候都至關(guān)重要，PCB仿真就是最好的方法之一。板級仿真工具的作用就是在電路板制造前后幫助設(shè)計人員更快地開展調(diào)試工作。 Cadence公司的PCBSI和SigXplor設(shè)計工具為我們高速PCB的仿真供應(yīng)了強有力的手段，在系統(tǒng)方案設(shè)計與決策的時候，通過仿真往往能解決許多懸而未決的麻煩問題，增加了對系統(tǒng)設(shè)計方案的可預(yù)見性，協(xié)作后端的PCB設(shè)計與后仿真，能使我們從根本上解決高速信號的分析與處理問題。 1.

17、2.2系統(tǒng)級SI仿真的重要意義 新一代的EDA信號完整性工具主要包括布線前/布線后SI分析工具和系統(tǒng)級SI工具等。使用布線前SI分析工具可以依據(jù)設(shè)計對信號完整性與時序的要求在布線前幫助設(shè)計者選擇元器件、調(diào)整元器件布局、規(guī)劃系統(tǒng)時鐘網(wǎng)絡(luò)和確定關(guān)鍵線網(wǎng)的端接策略。SI分析與仿真工具不僅可以對一塊PCB板的信號流進行分析，而且可以對同一系統(tǒng)內(nèi)其它組成部分如背板、連接器、電纜及其接口進行分析，這就是系統(tǒng)級的SI分析工具。針對系統(tǒng)級評價的SI分析工具可以對多板、連接器、電纜等系統(tǒng)組成元件進行分析，并可通過設(shè)計建議來幫助設(shè)計者消退潛在的SI問題，它們一般都包括 在系統(tǒng)級SI仿真和設(shè)計驗證中，點到多點的拓撲

18、分析一直是困擾SI工程師的難點之一,隨著總線頻率的提高和器件的驅(qū)動能力、上升和下降延的特性差異，這些問題的解決起來更加困難，在系統(tǒng)背板設(shè)計過程中，還要考慮的系統(tǒng)對不同功能單元的兼容性，互換性、系統(tǒng)的滿載和空載(如空載時殘余導(dǎo)線對SI的影響)時，不同拓撲結(jié)構(gòu)對SI的影響，要考慮到各個功能單元的最大時序余量，給它們更大的時序空間，增加模塊的可實現(xiàn)性。目前，高速串行總線的應(yīng)用在某種程度上緩解了高速系統(tǒng)設(shè)計中現(xiàn)的SI問題，LVPECL,LVDS已經(jīng)在許多高速系統(tǒng)中廣泛采用，采用點到點的簡潔拓撲結(jié)構(gòu)也可以避免不少高速設(shè)計問題。 系統(tǒng)級仿真的設(shè)計過程往往是一個不斷反復(fù)的過程,通過仿真提高系統(tǒng)的兼容性，給各

19、個功能模塊或子單元最大的時序空間是我們追求的目標，同時，還要考慮到器件工作在最惡劣狀況下(Worstcase)系統(tǒng)的時序(timing)，過沖(Overshoot,Undershoot),EMI等方面的問題，這對于提高系統(tǒng)的穩(wěn)定性和牢靠性起到特別重要的作用。 Candence仿真手冊SIPIEMI 1.3高速PCB仿真設(shè)計基本流程 1.3.1PCB仿真設(shè)計的一般流程： 圖1-10PCB仿真設(shè)計的一般流程 原理圖設(shè)計階段：編制元件表、建立連線網(wǎng)表、建立元器件封裝庫、確定電路規(guī)律符號與物理器件的映射（指定元器件封裝） PCB前仿真高速PCB的前仿真包括以下幾個方面： Candence仿真手冊SIP

20、IEMI 信號完整性(SI)仿真時序(TIMING)仿真電磁兼容性(EMI)仿真 PCB布局布線：模板設(shè)計、確定PCB尺寸、外形、層數(shù)及層結(jié)構(gòu)、元件放置、輸入網(wǎng)表、設(shè)計PCB 布線規(guī)則、PCB交互布局、PCB走線、PCB光繪文件生成、鉆孔數(shù)據(jù)文件。 PCB后仿真高速PCB的后仿真包括以下幾個方面：信號完整性(SI)后仿真，電源完整性(PI)后仿真，電磁兼容性(EMI)后仿真功能、性能、EMI測試：單板調(diào)試、性能測試、設(shè)計驗證、溫度試驗、EMI測試等。 1.3.2基于CADENCEAllegro工具的板極仿真設(shè)計的流程 Cadence板級系統(tǒng)設(shè)計的基本思路可用圖2.2所示的完整流程賜予描述，各部分內(nèi)容如下： 1.項目管理器（ProjectManager）