ASE設(shè)計(jì)檔案規(guī)范說明

1、（檔案管理）ASE設(shè)計(jì)檔案規(guī)范說明20XX年XX月多年的企業(yè)咨詢豉問經(jīng)驗(yàn).經(jīng)過實(shí)戰(zhàn)驗(yàn)證可以落地機(jī)行的卓越管理方案，值得您下載擁有Aptix-SystemExplorer 鼓:言B案祝僦潘i明本文件旨在茨明 Aptix-SystemExplorer段:言B案(design巾les)之基本資訊，言青向CIC中言院如S服矜者群余田1*。第壹段言常案規(guī)靶敘述段言常案的結(jié)情 以及其注意重黑占，吉青使用者矜必遵循適些祝靶來撰嘉各位的段言常案；第二參考靶例提供壹段言常案之If除靶例，以供各位參考。壹、IStHW案規(guī)M (DesignFileGuideline) :使用CIC所提供之Aptix-SystemE

2、xplorerMP4CF服8F畤，使用者所上伸之意:言十才常案需遵守壹定的格式。在目前 CIC 的祝10下，常使用 Aptix-SystemExplorer 來迤行 In-Circuitemulationflow 畤，使用者可符候#之電路放在 MP4CF的FPGA模 黜內(nèi)，若ft路1S言十謾大，可由黑K FPGA壹起來完成IgfS路行快速Si型硬H 仿真(emulation)。爵隹型硬I!仿真畤，可由Agilent16702B Hit分析倭G青參考 16702B使用手冊)的PatternGen模黜來送入測副前序t 或由分析倭模黜來 量取仿路之反鷹孔虢。常重路段言十尚未成熟，僮有部分模黜已完成1

3、8路言十，其繪模黜仍懸行懸描述、不可合成之P皆段畤，或是重路段言十謾大，MP4CF之FPGA模黜瓢法完全容納，而需要以模黜懸罩位迤行18路畤，能夠使用 MVPflow(ModuleVerificationPlatform) 之 HW/SW 曲同爆寇功能來先行爆灌 部分模黜的功能。接下來，本文符之上雨槿狀況整合，統(tǒng)壹分成軟醴模SOS言十EMj及硬醴模SOStH品境以方便茨:明HDL程式（M分使用MVPflow 來加速模SK畤，使用者需自行符雷路IS言十的（partition）懸fd1模SS及硬醴模SOH大段言十11瑰。其中fd1模SOStHM現(xiàn)的HDLcode 在 MP4CF 平臺中 1r在 S

4、unBlade1000（吉青參考 Aptix-SystemExplorer 硬醴資料文件）主械上以慮理器軟H逋算的方式來模SKSiS言十顯瑰中的軒I虢；而硬醴模SOS言十顯現(xiàn)即舔圣謾合成、程式化的勤作，下載到 FPGA內(nèi)以硬H言十算的方式 迤行模SS,以減1ft主械言十算的戴；造雨者之IW的軒序01喘墨由MVP之硬醴模黜作懸潢通介面，如下BI壹所示。BI壹、透由MVP作HW/SW曲同加速模SK示意H由之上可知，emulationflow 畤，只有用到 MP4CF的硬醴模3K功能。因懸典 MVPflow 在同壹他I平臺架#1上，所以也可套用 MVP的資源，由SunBlade1000 灌送測就軒1

5、虢迤行瞬1邕emulationflow的結(jié)果互相比封參考，所以emulationflow 所使用的槽案結(jié)橫是MVPflow槽案結(jié)情的子集合。故以下彳堇金十 封MVPflow的槽案結(jié)#1迤行明。如前段所述，MVPflow IS言常案結(jié)#1如I二所示。I二中S1.v、S2.v、Sn.v代表使用者封IS言十顯分出的軟醴模SS部分的IS言十子癌瑰，若是emulationflow 刖瓢造部分顯現(xiàn)。圄二中F1.v、F2.v、Fn.v刖代表使用者封IS言十顯分出的硬醴模 擦部分的段言十子K現(xiàn)，適些硬!段言十子K現(xiàn)在Aptix-SystemExplorer硬!平臺上封到各他I XilinxFPGA模黜，而FP

6、GA模黜IW的逋U是由FPIC來控制他青 參考 Aptix-SystemExplorer 硬Ml料文件）。使用者必i（提供各硬醴模SS子顯的逋信制彳系，以便祝副FPIC的功能，完成整他I硬醴模SSH現(xiàn),才以典MVP介面典fd1模SSH現(xiàn)潢通。BI二中的Exp_Top.v 槽即懸F1.v到Fn.v所代表FPGA模黜逋信制彳系的 HDL程式礁。使用者在Aptix-SystemExplorer 中也可使用硬醴模黜（如ARM922T模黜及汜意颼模黜）, 造些硬醴模黜也是由FPIC來迤行逋,所以也是掛卜在 Exp_Top.v之下（如BI二所示）。Exp_Top.v所封J#的Exp_Top模黜即代表整他I

7、硬醴模SSIM：1,其中亞瓢 其作用是規(guī)定路的逋接方式。Exp_Top.v必須要滿足RMM文件中5.6.8.的規(guī)定。迤行模SS用的testbench槽案JW直接引用整他硬醴模SS顯現(xiàn)模黜 Exp_Top, 或引 用各fd1模36子模黜（S1.v、S2.v、Sn.v）,由SunBlade1000 工作站迤行言十算， 故testbench槽案在Aptix-SystemExplorer鼓:言B案結(jié)情中的角色如Bl二所示。由之上可知，使用者除了招18路段言十切分成軟醴模SS顯瑰及硬醴模SS癌境外，遢11r因懸使用 Aptix-SystemExplorer 而需增加 Exp_Top.v 槌及修改 tes

8、tbench.v 槽的內(nèi)容，使逾合 MVP的架橇h以下提供 Aptix-SystemExplorer 使用者所需 注意之事1 .鼓:案者青以 Verilog懸主,filename 最好典modulename 壹致。2 . IS Verilogcode 可在 Synplify_Pro 碟境合成瓢ISU3 .吉青提供 Aptix-SystemExplorer 的 Top_LevelDesign 槽案 Exp_Top.v , 3t碓IS Exp_Top.v 有正碓描述各（0 FPGA 典 HardwareComponent之IW的逋情形。Exp_Top.v 必須漏足 RMMDesignGuideli

9、ne5.6.8.的規(guī)定。4 .吉青提供壹完整testbench.v , 3t碓IS可在 Modelsim 正碓制行 RTLSimulation 瓢栽U之上明使用者可典第二fflf參考靶例互相封照參考。日彳爰CIC曾逐年改善此系統(tǒng)，使Aptix-SystemExplorer之流程更具彈性。BI二、Aptix-SystemExplorer 段案結(jié)情二、參考!E例(DesignFileExample) :因懸emulationflow 是MVPflow的壹部份，所以此慮直接以 MVPflow懸例，明鼓:言B案中Exp_Top.v典testbench.v的篇法。如BI三中所示，此鼓:H砸例中之18路段

10、言十被K分懸壹他Ifd1模SSH現(xiàn)模黜S1, FPGA硬醴模SSK現(xiàn)子模黜F1、F2,及壹他IP硬醴子模黜HC。由前壹的明可知，使用者需提供定羲EP4CF上各FPGA的逋結(jié)方式的Exp_Top.v槽案，以及迤行 MVP畤的 testbench槽(testbench.v)。各模黜的軒1概如BI三所示，刖此靶例的Exp_Top.v 及 testbench.v 格式如表格壹所示。Bl三、Aptix-SystemExplorer 鼓:案結(jié)橇例testbench.vmodule Testbench;reg CLK, RESET;reg 11:0 A, B, C;/Instantiate your des

11、ign unit/the hardware sectionExp_Toptop(.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);/Instantiate your design unit/the software sectionS1Smodule(.CLK(CLK), .RESET(RESET, .E(E );/Insert your test code here/the test pattern section .endmoduleSoftware Sectionmodule S1(CLK, RESET, E);input CLK, RESET;o

12、utput 11:0 E;endmoduleExp_Top.vmodule Ext_TOP(CLK, RESET, A, B, C, D,LED)；input CLK, RESET;input 11:0 A, B;output 11:0 C, D, LED;F1 U1 (.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);F2 U2(.CLK(CLK), .RESET(RESET), .D(D);HC U3(.CLK(CLK), .RESET(RESET), .LED(LED);endmoduleHardware Sectionmodule F1(CLK, RESET, A, B, C);