3D封裝的發(fā)展動態(tài)與前景(doc 6頁)

1、3D封裝的發(fā)展動態(tài)與前景1 為何要開發(fā)3D封裝 迄今為止，在IC芯片領域，SoC（系統(tǒng)級芯片）是最高級的芯片；在IC封裝領域，SiP（系統(tǒng)級封裝）是最高級的封裝。 SiP涵蓋SoC，SoC簡化SiP。SiP有多種定義和解釋，其中一說是多芯片堆疊的3D封裝內系統(tǒng)集成（System-in-3D Package），在芯片的正方向上堆疊兩片以上互連的裸芯片的封裝，SIP是強調封裝內包含了某種系統(tǒng)的功能。3D封裝僅強調在芯片正方向上的多芯片堆疊，如今3D封裝已從芯片堆疊發(fā)展占封裝堆疊，擴大了3D封裝的內涵。（1）手機是加速開發(fā)3D封裝的主動力，手機已從低端（通話和收發(fā)短消息）向高端（可拍照、電視、廣播、

2、MP3、彩屏、和弦振聲、藍牙和游戲等）發(fā)展，并要求手機體積小，重量輕且功能多。為此，高端手機用芯片必須具有強大的內存容量。2005年要求256Mb代碼存儲，1Gb數(shù)據(jù)存儲；2006年要求1Gb代碼存儲，2Gb數(shù)據(jù)存儲，于是誕生了芯片堆疊的封裝（SDP），如多芯片封裝（MCP）和堆疊芯片尺寸封裝（SCSP）等；1（2）在2D封裝中需要大量長程互連，導致電路RC延遲的增加。為了提高信號傳輸速度，必須降低RC延遲?？捎?D封裝的短程垂直互連來替代2D封裝的長程互連；（3）銅互連、低k介質層和CMP已成為當今CMOS技術中的一項標準工藝。隨著芯片特征尺寸步入納米尺度，對低k介質層要求越來越高，希望采用

3、純低k（k2.8）介質層。然而事與愿違，ITRS曾三次（三個節(jié)點）延期向低k介質層的切換。2003年底在Sematech聯(lián)盟主辦的一次研討會上，與會者認為，為改良IC互連面進行的低k材料研究有可能接近某種實際極限，未來應更多注重改進設計及制造低k介質層的能力，這表明實施SoC的難度。這就是開發(fā)3D封裝的三條理由。從此，3D封裝如雨后春筍般地蓬勃發(fā)展。2 芯片堆疊手機已成為高密度存儲器最強、最快的增長動力，它正在取代PC成為高密度存儲器的技術驅動，在2008年手機用存儲器可能超過PC用存儲器。用于高端手機的高密度存儲器要求體積小、容量大，勢必采取芯片堆疊。芯片堆疊的封裝主要兩種，一是MCP，二是

4、SCSP。MCP涵蓋SCSP，SCSP是MCP的延伸，SCSP的芯片尺寸比MCP有更嚴格的規(guī)定。通常MCP是多個存儲器芯片的堆疊，而SCSP是多個存儲器和邏輯器件芯片的堆疊。2.1 芯片堆疊的優(yōu)缺點2004年3月Sematech預言，3D芯片堆疊技術將會填補現(xiàn)行的CMOS技術與新奇技術（如碳納米管技術）之間的空白。芯片堆疊于1998年開始批量生產(chǎn)，絕大多數(shù)為雙芯片堆疊，如圖1所示。2到2004年底ST微電子已推出堆疊9個芯片的MCP，MCP最具經(jīng)濟效益的是45個芯片的堆疊。芯片堆疊的優(yōu)缺點、前景和關系如表1所示，表1給出了芯片堆疊與封裝堆疊的比較。3由于芯片堆疊在X和Y的2D方向上仍保持其原來

5、的尺寸，并在Z方向上其高度控制在1mm左右，所以很受手機廠商的青睞。芯片堆疊的主要缺點是堆疊中的某個芯片失效，整個芯片堆疊就報廢。2.2 芯片堆疊的關鍵技術芯片堆疊的關鍵技術之一是圓片的減薄技術，目前一般綜合采用研磨、深反應離子刻蝕法（DRIE）和化學機械拋光法（CMP）等工藝，通常減薄到小于50m，當今可減薄至1015m，為確保電路的性能和芯片的可靠性，業(yè)內人士認為晶圓減薄的極限為20M左右，表2給出對圓片減薄的要求，即對圓片翹曲和不平整度（即粗糙度）提出的具體控制指標。2.3 芯片堆疊的最新動態(tài)至2005年2月底，芯片堆疊的最高水平是富士通和英特爾，富士通內存芯片堆疊8個芯片，芯片厚度25

6、m，芯片尺寸為8mm12mm，芯片堆疊封裝高度小于2.0mm。英特爾內存芯片堆疊6個芯片，芯片厚度5075m，芯片尺寸8mm10mm/8mm11mm，芯片堆疊封裝高度小于1.0mm。2005年4月ST微電子也推出堆疊8個芯片的MCP，芯片厚度40m，芯片間中介層厚度40m，芯片堆疊封裝高度為1.6mm，采用這種8個芯片堆疊的存儲器，使過去1Gb存儲器占用的電路板現(xiàn)在能容納1GB的存儲器。4ST微電子還推出超薄窄節(jié)距雙芯片堆疊的UFBGA，封裝高度僅0.8mm，采用BGA工藝處理只有正常圓片厚度的1/4，金絲球焊高度也降至40m。該公司通常的MCP是堆疊24個不同的類型的存儲器芯片，如SRAM，

7、閃存或DRAM。ST微電子于2004年推出4片堆疊的LFBGA，其高度為1.6mm，2005年將降至1.2mm，2006年再降至1.0mm。5MCP內存在日本、韓國的手機、數(shù)碼相機和便攜式游戲機中被廣泛采用。如三星電子向索尼便攜式Play Station游戲機提供容量64Mb的雙片堆疊 MCP，它含256Mb NAND閃存和256Mb DDR DRAM，還向索尼數(shù)碼相機提供內存MCP，它含移動DRAMNOR閃存，移動DRAMone NAND閃存，國外已推出用于3G手機的8個芯片堆疊的MCP，其尺寸為11mm14mm1.4mm，容量為3.2Gb，它含2片1Gb NAND閃存，2片256Mb NO

8、R閃存、2片256Mb移動DRAM、1片128Mb Ut RAM和1片64Mb Ut RAM。參與芯片堆疊技術的公司還有Matrix、Tezzaron和IrVine Sensors等公司。至2004年底Matrix已交付100萬塊3D封裝的一次性可編程非易失性存儲器，采用0.15m工藝和TSOP或Multi Media Card封裝，密度達64MB。Tezzaron采用0.18m工藝推出雙片堆疊的3D封裝。2.4 芯片堆疊的互連2從圖1可知，芯片間的互連是采用金絲球焊的方式來完成的，這要求金絲球形成高度必須小于75m當多個芯片堆疊時，對金絲球焊的要求更高，即要求金絲球焊的高度更低。IMEC、F

9、raunhofe-Berlin和富士通等公司聯(lián)合推出聚合物中芯片工藝，它不采用金絲球焊，而采用硅垂直互連的直接芯片/圓片堆疊，將芯片減薄后嵌入到薄膜或聚合物基中，見圖2。它的關鍵技術是：通孔，采用DRIE（深反應離子刻蝕）制備硅孔，如采用SF6快速刻蝕硅，在多工藝部的各向異性刻蝕過程中可使用C4F8鈍化通孔側壁；通孔填注，在300下用TEOS CVD淀積SiO2絕緣層，然后淀積TiN/Cu或TaN/Cu；圓片與圓片或芯片與圓片之間精確對準，目前最好的對準精度為12m，它限制了該技術的廣泛應用；圓片與圓片鍵合，可采用硅熔法、聚合物鍵合法、直接CuCu法或CuSn共晶鍵合法等。圓片與圓片堆疊技術適

10、用于多芯片數(shù)的圓片；芯片與圓片堆疊技術適用于少芯片數(shù)的圓片，它要求先選出KGD，然后將KGD粘合到基板圓片上。3 封裝堆疊3盡管芯片堆疊封裝在超薄的空間內集成了更多的功能，甚至某個系統(tǒng)功能，但是在一些IC內由于良品率的影響和缺乏KGD，使封裝IC必須進行3D配制下的預測試。為此，業(yè)界推出了在單一解決方案內堆疊預測試的封裝，即封裝堆疊，它可作為無線應用（如手機、PDA等）的一個備選方案。封裝堆疊的優(yōu)缺點及前景如表1所示。封裝堆疊又稱封裝內的封裝堆疊，它有兩種形式（見圖3）。一是PiP（Package-in-Package Stacking），PiP是一種在BAP（Basic Assembly P

11、ackage，基礎裝配封裝）上部堆疊經(jīng)過完全測試的內部堆疊模塊（ISM，Inside Stacked Module），以形成單CSP解決方案的3D封裝。二是PoP（Pockage-on-Package Stacking），他是一種板安裝過程中的3D封裝，在其內部，經(jīng)過完整測試的封裝如單芯片F(xiàn)BGA（窄節(jié)距網(wǎng)格焊球陣列）或堆疊芯片F(xiàn)BGA被堆疊到另外一片單芯片F(xiàn)BGA（典型的存儲器芯片）或堆疊芯片F(xiàn)BGA（典型的基帶或模擬芯片）的上部，這樣封裝堆疊能堆疊來自不同供應商的混合集成電路技術的芯片，允許在堆疊之前進行預燒和檢測。目前美國Amkor、新加坡STATS Chip PAC等IC封裝和測試廠商

12、都能量產(chǎn)封裝堆疊。如今CSP的封裝堆疊已研發(fā)出多種不同形式，如圖4所示。當前PCB板和封裝轉接板的布線限制規(guī)定為0.5mm或0.4mm，它是CSP封裝的最小實用間距，所以CSP封裝的焊球間距目前流行的是0.65mm和0.5mm。在封裝堆疊中需采用回流焊工藝，一般底部封裝模蓋的厚度必須小于頂部堆疊封裝焊接球支架的高度，為了獲得盡可能大的支架高度，選擇CSP焊球間距的65為實際焊球的直徑，見表3。在回流焊中，當焊劑掩模開口尺寸是CSP焊球間距的1/2時，支架高度經(jīng)封裝堆疊后的高度如表3最后一排所示。最近Amkor公司推出兩種新型CSP封裝堆疊，見圖5，一是與傳統(tǒng)塑封BGA相似，采用100m厚的芯片

13、和超低環(huán)氧線焊。0.5mm間距CSP使用標準的0.3mm焊球直徑，假定模蓋厚度為0.27mm和4個芯片堆疊，則在PCB板上安裝后的總封裝高度為0.8mm，在它的上面還可堆疊一個焊球直徑為0.42mm、間距為0.65mm的CSP。二是在襯底中央有一個空腔，芯片放置在空腔中，使用0.2mm厚的模蓋，假定兩個芯片堆疊厚度為0.2mm，最后總高度為0.65mm，在它上面可堆疊一個焊球直徑為0.33mm、間距為0.5mm的CSP。這兩種封裝的頂部表面沿著模成型區(qū)都有銅的焊盤，供頂部堆疊另一個封裝，見圖5的右側。這兩種CSP封裝堆疊都已通過耐潮濕測試（MRT）和封裝可靠性測試。4 智能堆疊2004年12月日本初創(chuàng)公司Zycube準備采用一種智能堆疊（Smart-Stacking）技術創(chuàng)建3D電路，2005年下半年著手制造，2007年推出商用產(chǎn)品。這種智能堆疊技術將采用垂直通孔填埋工藝，以提高芯片間的連接數(shù)目，允許并行操作以改進性能，這種方法可避免SoC大量內部連線、減小傳輸延遲和降低功耗，還可把Si芯片與化合物半導體芯片融合成單個器件?；赟mart-stack技術的IC采用KGD芯片或圓片，可以是任何Si芯片或化合物半導體芯片，包括處理器、存儲器、傳感器、模擬IC和RF芯片都可