EDA技術(shù)與應(yīng)用A卷及答案

1、汕頭大學(xué)成人教育學(xué)院二0一0年春季學(xué)期期末考試試卷 試卷編號(hào)：A卷 閉卷課程名稱：?EDA技術(shù)及應(yīng)用? 班級(jí)專業(yè)： 姓名： 學(xué)號(hào): 一、 填空題20分,每題1分1. VHDL的中文名稱是_超高速集成電路硬件描述語(yǔ)言_。2. 用EDA技術(shù)進(jìn)展電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成 asic_ 的設(shè)計(jì)及實(shí)現(xiàn)。3. 可編程器件分為 fpga_ 和 _cpld_ 。4. 標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型常用的數(shù)值有 _1_ 、 _0_ 、 _z_ 等。5. 在VHDL語(yǔ)言中可以使用的數(shù)據(jù)類型有： _位_ 、 _標(biāo)準(zhǔn)邏輯位_、 _布爾_。6. 完整的條件語(yǔ)句將產(chǎn)生 _組合_ 電路，不完整的條件語(yǔ)句將產(chǎn)生 _時(shí)序_ 電路。7.

2、信號(hào)的賦值符號(hào)為 <= _ 變量的賦值符號(hào)為 =_ 。 8. 隨著EDA技術(shù)的不斷完善及成熟， _自頂向下_的設(shè)計(jì)方法更多的被應(yīng)用于VHDL設(shè)計(jì)當(dāng)中。9. EDA設(shè)計(jì)過(guò)程中的仿真有三種，它們是_行為_(kāi) 仿真、 _邏輯_ 仿真和 _時(shí)序_ 仿真。10. 目前國(guó)際上較大的PLD器件制造公司有 _altera_ 和 _xilinx_ 公司。二、簡(jiǎn)答題20分,每題4分1、及HDL文本輸入法相比擬，原理圖輸入法有何優(yōu)點(diǎn)？2、寫(xiě)出構(gòu)造體的一般語(yǔ)言格式并說(shuō)明其作用3、信號(hào)和變量的區(qū)別？4、寫(xiě)出PROCESS語(yǔ)句構(gòu)造的一般表達(dá)格式。5、寫(xiě)出五種以上的VHDL的預(yù)定義數(shù)據(jù)類型。三、程序注解20分,每空1分

3、library ieee; _ use ieee.std_logic_1164.all; _ ENTITY aa1 is _ _ port(a,b,s:in bit; _ end aa1; _ architecture one of aa1 is _ y<=a when s='0' else b; _ end one; _ _ 邏輯功能： _ signal s1 : bit ; _ begin _ process (clk，d) _ begin if (clk = 1) _ then _ s1 <= d; _ end if; _ q <= s1 ; _ end

4、 process; _ end bo; _ 邏輯功能： _ 四、VHDL語(yǔ)言編程題1、2小題10分，3小題20分1、編寫(xiě)一個(gè)D觸發(fā)器的硬件描述語(yǔ)言程序，要求實(shí)現(xiàn)上升沿觸發(fā)。2設(shè)計(jì)一個(gè)帶有復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。3、下列圖是4選1多路選擇器，試分別用IF_THEN語(yǔ)句或CASE語(yǔ)句的表達(dá)方式寫(xiě)出此電路的VHDL程序。選擇控制的信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1=

5、9;1'，s0='1'分別執(zhí)行y<=a、y<=b、y<=c、y<=d。 ?EDA技術(shù)及應(yīng)用?A卷答案：一、 填空題20分,每題1分1、 超高速集成電路硬件描述語(yǔ)言 2、 ASIC 3、 FPGA 和 CPLD 。4、 1 、 0 、 z 5、 位 、 標(biāo)準(zhǔn)邏輯位、 布爾。6、 組合 ， 時(shí)序 7、 自頂向下8、 行為 、 邏輯 和 時(shí)序 10、 Altera 和 Xilinx 二、簡(jiǎn)答題20分,每題4分1、及HDL文本輸入法相比擬，原理圖輸入法有何優(yōu)點(diǎn)？設(shè)計(jì)者不需增加新的相關(guān)知識(shí)，如HDL等。輸入方法及用protel作圖相似，設(shè)計(jì)過(guò)程形象直觀，

6、適合初學(xué)者入門。對(duì)于較小的電路模型，其構(gòu)造及實(shí)際電路十分接近， 設(shè)計(jì)者易于把握電路全局適合設(shè)計(jì)小型數(shù)字電路。設(shè)計(jì)方式接近于底層電路布局，因此易于控制邏輯資源的耗用，節(jié)省面積。2、寫(xiě)出構(gòu)造體的一般語(yǔ)言格式并說(shuō)明其作用ARCHITECTURE 構(gòu)造體名 OF 實(shí)體名 IS 說(shuō)明語(yǔ)句BEGIN 功能描述語(yǔ)句END ARCHITECTURE 構(gòu)造體名;構(gòu)造體用于描述電路器件的內(nèi)部邏輯功能或電路構(gòu)造。使用的語(yǔ)句有順序語(yǔ)句和并行語(yǔ)句。3、信號(hào)和變量的區(qū)別？信號(hào)賦值至少有延時(shí)，而變量賦值沒(méi)有延時(shí)。信號(hào)除當(dāng)前值外有許多相關(guān)的信息，而變量只有當(dāng)前值。進(jìn)程對(duì)信號(hào)敏感而對(duì)變量不敏感信號(hào)可以是多個(gè)進(jìn)程的全局信號(hào)；而變

7、量只在定義它們的順序域可見(jiàn)。信號(hào)是硬件中連線的抽象描述，它們的功能是保存變化的數(shù)據(jù)和連接子元件，信號(hào)在元件的端口連接元件。變量在硬件中沒(méi)有類似的對(duì)應(yīng)關(guān)系，它們用于硬件特性的高層次建模所需要的計(jì)算中。信號(hào)賦值和變量賦值分別使用不同的賦值符號(hào)“<=和“：=，信號(hào)類型和變量類型可以完全一致，也允許兩者之間相互賦值，但要保證兩者的類型一樣。 4、寫(xiě)出PROCESS語(yǔ)句構(gòu)造的一般表達(dá)格式。進(jìn)程標(biāo)號(hào): PROCESS ( 敏感信號(hào)參數(shù)表 ) IS 進(jìn)程說(shuō)明局部 BEGIN 順序描述語(yǔ)句 END PROCESS 進(jìn)程標(biāo)號(hào);5、寫(xiě)出五種以上的VHDL的預(yù)定義數(shù)據(jù)類型。布爾(BOOLEAN)數(shù)據(jù)類型、位(

8、BIT)數(shù)據(jù)類型、位矢量(BIT_VECTOR)數(shù)據(jù)類型字符(CHARACTER)數(shù)據(jù)類型、整數(shù)(INTEGER)數(shù)據(jù)類型、實(shí)數(shù)(REAL)數(shù)據(jù)類型字符串(STRING)數(shù)據(jù)類型、時(shí)間(TIME)數(shù)據(jù)類型三、程序注解20分,每空1分library ieee; 定義元件庫(kù) use ieee.std_logic_1164.all; 使用ieee庫(kù)中 ENTITY aa1 is 定義實(shí)體 _ port(a,b,s:in bit; a，b，s為輸入端口，數(shù)據(jù)類型bit end aa1; 實(shí)體描述完畢 architecture one of aa1 is 定義構(gòu)造體 y<=a when s=

9、9;0' else b; 當(dāng)S=0時(shí) y=a，否那么等b end one; 構(gòu)造體描述完畢 邏輯功能： 2選1選擇器 signal s1 : bit ; 定義信號(hào)s1 begin 構(gòu)造體描述開(kāi)場(chǎng) process (clk，d) 進(jìn)程語(yǔ)句 begin if (clk = 1) 判斷高電平 then 不完整條件語(yǔ)句 s1 <= d; d向信號(hào)賦值 end if; if語(yǔ)句完畢 q <= s1 ; 信號(hào)s1 向q賦值 end process; 進(jìn)程語(yǔ)句完畢 end bo; 構(gòu)造體描述完畢 邏輯功能： 鎖存器描述 四、VHDL語(yǔ)言編程題1、2小題10分，3小題20分1、編寫(xiě)一個(gè)D觸

10、發(fā)器的硬件描述語(yǔ)言程序，要求實(shí)現(xiàn)上升沿觸發(fā)。Entity dff_a isport (clk, d : in bit; q : out bit);end dff_a;architecture body of dff_a issignal q1 : bit ;beginprocess (clk)begin if clk='0' AND clklast_value='1' then q1 <= d; end if; q <= q1 ;end process;end architecture dff_a;2設(shè)計(jì)一個(gè)帶有復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)

11、數(shù)器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);

12、 BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; -計(jì)數(shù)器復(fù)位 ELSIF CLK'EVENT AND CLK='1' THEN -檢測(cè)時(shí)鐘上升沿 IF EN = '1' THEN -檢測(cè)是否允許計(jì)數(shù) IF CQI < "1001" THEN CQI := CQI + 1; -允許計(jì)數(shù) ELSE CQI := (OTHERS =>'0');-大于9，計(jì)數(shù)值清零 END IF; END IF; END IF; IF CQI

13、= "1001" THEN COUT <= '1' -計(jì)數(shù)大于9，輸出進(jìn)位信號(hào) ELSE COUT <= '0' END IF; CQ <= CQI; -將計(jì)數(shù)值向端口輸出 END PROCESS;END behav;3、下列圖是4選1多路選擇器，試分別用IF_THEN語(yǔ)句或CASE語(yǔ)句的表達(dá)方式寫(xiě)出此電路的VHDL程序。選擇控制的信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分別執(zhí)行y<=a、y<=b、y<=c、y<=d。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT( a,b,c,d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S0，S1:IN STD_LOGIC_VECTOR(1 DOWNTO 0); Y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END mux4;ARCHIT