FPGA高速串行收發(fā)器,GTP,GTX

1、第1節(jié)高速數(shù)據(jù)連接功能簡介10.1.1 高速數(shù)據(jù)傳輸?shù)谋尘?由于現(xiàn)代通信以及各類多媒體技術(shù)對帶寬的需求迅猛增長，促使一系列基于差分、源同步、時鐘數(shù)據(jù) 恢復(fù)（clock and data recovery , CDR）等先進技術(shù)的互連方式應(yīng)運而生。在傳統(tǒng)設(shè)計中，單端互連 方式易受干擾、噪聲的影響，傳輸速率最高只能達到200250Mbps /Line；在更高速率的接口設(shè)計中，多采用包含有源同步時鐘的差分串行傳輸方式（如LVDS、LVPECL等），但在傳輸過程中時鐘與數(shù)據(jù)分別發(fā)送，傳輸過程中各信號瞬時抖動不一致，破壞了接收數(shù)據(jù)與時鐘之間的定時關(guān)系，因而傳 輸速率很難超越1Gbps/通道。因此迫切需要

2、新的高速數(shù)據(jù)傳輸技術(shù)。在目前系統(tǒng)級互連速率已達到 Gbps 的設(shè)計中，先進的高速串行技術(shù)迅速取代傳統(tǒng)的并行技術(shù)，成為 業(yè)界的主流。高速串行技術(shù)不僅能夠帶來更高的性能、更低的成本和更簡化的設(shè)計，克服了并行的速 度瓶頸， 還節(jié)省了 I/O 資源，使印制板的布線更簡單。 因此，被越來越廣泛地應(yīng)用于各種系統(tǒng)設(shè)計中， 包括PC、消費電子、海量存儲器、服務(wù)器、通信網(wǎng)絡(luò)、工業(yè)計算和控制、測試設(shè)備等。高速串行傳 輸一般采用差分線，迄今業(yè)界已經(jīng)發(fā)展出了多種串行系統(tǒng)接口標(biāo)準(zhǔn)，例如千兆以太網(wǎng)、萬兆以太網(wǎng)、 PCI-Express、串行 RapidIO、串行 ATA 等。10.1.2 Xilinx 公司高速連接功能的

3、解決方案基于高速的需求和傳統(tǒng)技術(shù)的弊端，Xilinx公司在Virtex 2 Pro以及更高系列的部分FPGA內(nèi)部集成了能實現(xiàn)高速數(shù)據(jù)收發(fā) Rocket I/O 模塊，采用了 CML （ CurrentMode Logic ）、CDR、線路編碼（8B/ 10B）和預(yù)加重等技術(shù)的Rocket I/O硬核模塊，可極大地減小時鐘扭曲、信號衰減和線路噪聲對接收 性能的影響，從而使傳輸速率進一步提高，最高可達 10Gbps 以上，可用于實現(xiàn)吉比特以太網(wǎng)、 PCI-Express 等常用接口。除了底層的物理層技術(shù)， Xilinx 還提供帶 32 bit LocalLink 用戶接口的 Aurora 協(xié)議引擎

4、參考設(shè)計。 Aurora 協(xié)議是為私有上層協(xié)議或標(biāo)準(zhǔn)上層協(xié)議提供透明接口的串行互連協(xié)議，它允許任何數(shù)據(jù)分組通過Aurora 協(xié)議封裝，并在芯片間電路板間甚至機箱間傳輸。 Aurora 鏈路層協(xié)議在物理層采用千兆位串 行技術(shù)，每物理通道的傳輸波特率可從 622Mbps 擴展到 3.125 Gbps。 Aurora 還可將 1 至16個物理 通道綁定在一起，形成一個 16 個通道綁定而成的虛擬鏈路，可提供 50Gbps 的傳輸波特率和最大 40Gbps 的全雙工數(shù)據(jù)傳輸速率。 Aurora 可支持廣泛的應(yīng)用范圍，如：路由器和交換機、遠程接入交 換機、 HDTV 廣播系統(tǒng)、分布式服務(wù)器和存儲子系統(tǒng)。

5、在協(xié)議中，每個高速串行鏈接被稱為 “弄”。 協(xié)議引擎通過與高速收發(fā)器配合，可創(chuàng)建帶 LocalLink 用戶接口邏輯的串并、并串收發(fā)器。通過這一 串行接口方案，用戶無須自己設(shè)計有關(guān)串行接口所涉及的編解碼、同步、速率匹配等問題。用戶接口 部分包含了所有必要的信號，如協(xié)議引擎的狀態(tài)信號等。Xilinx 通過高品質(zhì)的技術(shù)支持材料來支持其先進的芯片產(chǎn)品，這些材料包括廣泛的知識產(chǎn)權(quán)核、參考設(shè)計、模擬電路模塊、信號完整性（SI）設(shè)計套件、數(shù)字仿真的質(zhì)量行為模型等。此外， Xilinx還提 供了眾多設(shè)計服務(wù)、開發(fā)平臺以及最佳的FPGA實現(xiàn)工具，可確保用戶的所有設(shè)計需求都能獲得最佳產(chǎn)品和技術(shù)支持。第 2 節(jié)

6、實現(xiàn)吉比特高速串行 I/O 的相關(guān)技術(shù)10.2.1 吉比特高速串行 I/O 的特點和應(yīng)用吉比特收發(fā)器（MGT）是吉比特級串行器/解串器（SERDES的別名。1優(yōu)點1）速度高。高速串行 I/O 的線速可超過吉比特，甚至數(shù)十吉位。而并行傳輸線速不可能超越吉比特。 吉比特串行 I/O 的主要優(yōu)勢是速度。 在從片內(nèi)/片外、板內(nèi)/板外或盒內(nèi) /盒外獲取數(shù)據(jù)時， 沒有任何技 術(shù)可以超越高速串行鏈路。高速串行鏈路的線速范圍為 1Gb/s 12Gb/s ，有效負載范圍為 0.8Gb10Gb 。2）節(jié)省管腳數(shù)。將大量數(shù)據(jù)傳入 /出芯片或電路板時所遇到的第一個問題是引腳數(shù)，電路板設(shè)計時間 和成本會隨著管腳數(shù)的增加

7、而急劇增加。在大數(shù)據(jù)量應(yīng)用下，串行 I/O 可節(jié)省大量的管腳（在低速以 及小數(shù)據(jù)量應(yīng)用中，MGT比傳統(tǒng)并行模式需要更多的電源和接地引腳）。3） 簡化同步轉(zhuǎn)換輸岀。采用單端并行總線時，設(shè)計者應(yīng)考慮同步轉(zhuǎn)換輸岀（SSO,即大量寄存器的 值在某一時刻同時翻轉(zhuǎn)， 會對電源和地平面產(chǎn)生一定的影響， 甚至影響到器件內(nèi)部時鐘和邏輯的正常 工作）。如果岀現(xiàn)太多的同步轉(zhuǎn)換，觸地反彈會產(chǎn)生大量噪聲。設(shè)計者還可以在所有 I/O 上都使用差 分信號處理技術(shù)，以此來消除 SSO問題，但是這樣做就會使弓I腳數(shù)翻倍。如果數(shù)據(jù)流需求比較適中， 設(shè)計者可以使用具有適當(dāng)引腳數(shù)的并行接口。4） EMI 指標(biāo)優(yōu)。經(jīng)驗表明：時鐘越快，

8、放射測試就越難進行，因此，吉比特設(shè)計的EMI 測試看起來 是不可能實現(xiàn)的。但是，通常高速串行鏈路的輻射量比以較低速度工作的大型總線低。這是因為運行 時的吉比特鏈路需要岀色的信號完整性，正如經(jīng)典論斷 “輻射問題實際上就是信號完整性問題 ”所言， 因此吉比特串行 IO 具有更好的 EMI 指標(biāo)。5）成本低。采用MGT通常會降低系統(tǒng)總成本。連接器采用較小、較經(jīng)濟的封裝時，引腳數(shù)較少，電 路板設(shè)計也更簡單。6） 預(yù)設(shè)協(xié)議。采用MGT的另一個好處是可以使用預(yù)先定義好的協(xié)議和接口標(biāo)準(zhǔn)。如Xilinx提供了從 Aurora 到 XAUI 的多種協(xié)議，滿足不同的用戶需求。2缺點吉比特高速串行I/O的最大缺點在

9、于對信號完整性的嚴格要求。而且，阻抗控制的PC （印刷電路）板、高速連接器和電纜的費用較高。因此，必須處理數(shù)字仿真中的復(fù)雜性和時基較小的問題。并且， 在利用預(yù)設(shè)協(xié)議的時候，必須為集成過程計劃時間，以及為協(xié)議的開銷安排額外的邏輯電路或CPU時鐘周期。3應(yīng)用范圍起初，吉比特級串行器/解串器（SERDES）僅局限于用在電信行業(yè)和少數(shù)縫隙市場（如廣播視頻）。 如今，MGT應(yīng)用岀現(xiàn)在電子行業(yè)的各個角落一一軍事、醫(yī)療、網(wǎng)絡(luò)、視頻、通信等等。MGT也可以用于背板或機箱之間的PCB上。對于電子行業(yè)的發(fā)展前景而言，MGT至關(guān)重要。下面是采用吉比特級SERDES的行業(yè)標(biāo)準(zhǔn)示例。?光纖通道（FC）? PCI Exp

10、ress? RapidlO 串行?先進的交換互連（Adva need Switchi ng In terface ）?串行ATA? 1Gb以太網(wǎng)? 10Gb 以太網(wǎng)（XAUI）? Infiniband 1X、4X、12X吉比特級通信似乎強加了一些苛刻限制。串行設(shè)計者必須考慮信號完整性、較小的時基以及可能出現(xiàn)的對額外門電路和CPU周期的需求。但是，在盒間以及芯片間通信中采用吉比特級技術(shù)的優(yōu)勢遠遠 超過了那些可以察覺到的缺點。例如：高速、弓I腳數(shù)少、低EMI和低成本等，這些都使它成為了眾多高速設(shè)計的理想之選，并保證了其在未來通信系統(tǒng)中得到廣泛的使用。10.2.2吉比特串行I/O系統(tǒng)的組成吉比特串行

11、傳輸是一種通用的傳輸標(biāo)準(zhǔn)，雖然不同F(xiàn)PGA廠家的模塊和組件名不同，但其關(guān)鍵技術(shù)都具備下列共同點。1 系統(tǒng)整體結(jié)構(gòu)吉比特串行傳輸?shù)南到y(tǒng)整體結(jié)構(gòu)如圖10-1所示。下面對其中的主要模塊進行簡要介紹。圖10-1吉比特咼速串行I/O的系統(tǒng)結(jié)構(gòu)示意圖串行器：將速率為y的n位寬并行數(shù)據(jù)轉(zhuǎn)變成速率為n*y的串行數(shù)據(jù)。解串器：將速率為n*y的串行數(shù)據(jù)轉(zhuǎn)變成速率為y的n位寬并行數(shù)據(jù)。Rx （接收）對齊：將接收的數(shù)據(jù)對齊到合適的字邊界?？梢允褂貌煌姆椒ǎ瑥淖詣訖z測和對齊特殊 的預(yù)留比特序列（通常也稱作 comma 字符），到用戶控制的比特調(diào)整。 時鐘管理器：管理各種時鐘操作，包括時鐘倍頻，時鐘分頻，時鐘恢復(fù)。發(fā)送

12、FIFO （先進先岀）：在輸入數(shù)據(jù)發(fā)送之前，暫時保存數(shù)據(jù)。接收FIFO:在接收數(shù)據(jù)被提取之前，暫時保存數(shù)據(jù)。在需要時鐘修正的系統(tǒng)中，接收FIFO是必須的。 接收線路接口：模擬接收電路，包括差分接收器，還可能包括有源或者無源均衡電路。 發(fā)送線路接口：模擬發(fā)送電路，可以支持多種驅(qū)動負荷。通常還帶有轉(zhuǎn)換的預(yù)加重部分。線路編碼器：將數(shù)據(jù)編碼成適應(yīng)不同線路的格式。編碼器通常會消除長的無轉(zhuǎn)變位的序列，同時還可以平衡數(shù)據(jù)中0、1的岀現(xiàn)次數(shù)。需要注意的是，線路編碼器是一個可選模塊，某些SERDES可能沒有。線路譯碼器：將線路上的編碼數(shù)據(jù)分解成原始數(shù)據(jù)。（這是一個可選模塊，編碼可能在 SERDES外完成）。時鐘

13、修正和通道綁定： 修正發(fā)送時鐘和接收時鐘之間的偏差， 同時也可實現(xiàn)多通道間的歪斜修正。 （通 道綁定是可選的，并不一定包含在 SERDES中）。其他可能包括的功能模塊有：循環(huán)冗余檢測（CRC碼生成器、CRC檢測器、多種編碼和解碼（ 4b/5b 、 8b/10b 、 64b/66b ）、可調(diào)的擾碼器、各種對齊和菊花鏈選項、可配置的時鐘前端 和后端以及不同等級的自環(huán)。2參考時鐘的要求1 ）時鐘精度吉比特級收發(fā)器的輸入時鐘、 或是參考時鐘的規(guī)格定義是非常嚴格的。 其中包含非常嚴格的頻率要求， 通常用每百萬次容許頻率錯誤的單位PPM來定義。抖動要求也是十分嚴格的，通常用時間（皮秒）或者時間間隔（ UI

14、 ）定義。下面給岀這些相關(guān)定義。? PPM:百萬分之一；用來描述非常小的比率。? UI :時間間隔；等價于一個符號的時間長度，例如：0.2UI = 20%的符號時間。? 抖動：理想傳輸位置的偏差。如此嚴格的規(guī)定才使得 PLL和時鐘提取電路能夠正常工作。通常系統(tǒng)的每一個印刷電路板都需要有一 個精確石英晶體振蕩器供 MGT使用。這些晶體振蕩器的精確度比大多數(shù)用在數(shù)字系統(tǒng)中的晶體振蕩 器要高一個級別，而且價格也要高岀一截。很多情況下，一般的時鐘 發(fā)生芯片和 PLL 因為帶有很大的抖動，而不能用于 MGT。2）時鐘修正策略傳輸時鐘有非常嚴格的抖動要求，所以吉比特SERDES通常不能將恢復(fù)時鐘作為傳輸時

15、鐘。每一個PCB集合都有唯一的振蕩器和唯一的頻率。如果兩個 1GHz的振蕩器僅僅有1PPM的頻差，同時我們 提供 1/20 的參考時鐘， 則數(shù)據(jù)流的時鐘每秒鐘可能會增加或者缺失 20,000 個周期。 因此，在 8b/10b 編碼的系統(tǒng)中，每秒將會額外增加或者損失 2萬個符號。大多數(shù)的SERDES都有時鐘修正選項。時鐘修正需要使用唯一的符號或者符號序列，它們在數(shù)據(jù)流中是不會出現(xiàn)的。因為時鐘修正是對齊的后續(xù)處理， 所以可以比較容易地通過保留一個 K 字符、或者一 組有序的 K 字符、或者一個時鐘修正數(shù)據(jù)序列來實現(xiàn)。時鐘修正進行的頻數(shù)必須足夠多， 從而可以通過丟棄或者重復(fù)來補償時鐘的差異。當(dāng)然，有

16、些系統(tǒng)并不需要時鐘修正。例如，相同的參考時鐘和相 同的速率意味著不需要進行時鐘修正。同樣，如果所有接收電路的時鐘都來自恢復(fù)時鐘，那么時鐘修 正也是不需要的。如果 FIFO 的寫入速率和讀出速率相等，也沒有必要進行時鐘修正。如果所有的傳 輸參考時鐘都是通過一個外部的 PLL鎖定在一個公共的參考頻率上，那么也不需要時鐘修正。3 線路編碼機制線路編碼機制將輸入的原始數(shù)據(jù)轉(zhuǎn)變成接收器可以接收的格式。 同時， 線路編碼機制還必須保證有足 夠的切換提供給時鐘恢復(fù)電路。 編碼器還提供一種將數(shù)據(jù)對齊到字的方法， 同時線路可以保持良好的 直流平衡。線路編碼機制也可選擇用來實現(xiàn)時鐘修正、塊同步、通道綁定和將帶寬劃

17、分到子通道。線 路編碼機制主要有兩種：數(shù)值查找機制和自修改數(shù)據(jù)流或擾碼器機制。目前常用的有： 8B/10B 編碼、 4B/5B 編碼以及擾碼。1）8b/10b 編碼8b/10b 編碼機制是由 IBM 開發(fā)的， 已經(jīng)被廣泛采用。 8b/10b 編碼機制是 Infiniband ，吉比特以太網(wǎng)， FiberChannel 以及 XAUI 10G 以太網(wǎng)接口采用的編碼機制。它是一種數(shù)值查找類型的編碼機制，可將 8 位的字轉(zhuǎn)化為 10 位符號。這些符號可以保證有足夠的跳變用于時鐘恢復(fù)。 8b/10b 編碼具有良好的 直流平衡特性，通過 “運行不一致性 ”的方法來實現(xiàn)，即只使用有相同個數(shù) 0和 1的符號

18、，但這會限制 符號的數(shù)量。同時， 8b/10b 中的 comma 字符（用于表示對齊序列的一個或兩個符號）可輔助數(shù)據(jù)對 齊。8b/10b 機制能帶來字對齊、時鐘修正機制、通道綁定機制和子通道生成等功能，其唯一的缺陷是開 銷。為了獲得 2.5Gbit 的帶寬，它需要 3.125Gb/s 的線路速率。從減小開銷的角度講，下面所講述的 擾碼技術(shù)可以很容易地解決時鐘發(fā)送和直流偏置問題，并且不需要額外的帶寬。2）4b/5b 編碼4b/5b 和 8b/10b 是類似的，但是要簡單些，將 4 個比特編碼成 5 個比特。 4b/5b 的控制字符要少一 些，但不能處理直流平衡和不一致性問題。由于編碼開銷相同但是

19、功能卻比較少，4b/5b 編碼機制并不經(jīng)常使用。它的最大優(yōu)勢是設(shè)計的尺寸，不過隨著邏輯門價格的降低這個優(yōu)勢也不再明顯。目前， 4b/5b 仍用在各種低速標(biāo)準(zhǔn)中，包括低速率版本的光纖通路、音頻標(biāo)準(zhǔn) AES-10 以及多通道數(shù)字音頻 復(fù)接標(biāo)準(zhǔn) MADI 接口中。3）擾碼擾碼是一種將數(shù)據(jù)重新排列或者進行編碼以使其隨機化的方法， 但要求必須能夠通過解擾恢復(fù)。 加擾 的目的就是打亂長的連 0和長的連 1 序列，將數(shù)據(jù)隨機化。 一般將那些在解擾時不需要額外對齊信息 的擾碼稱作自同步碼。擾碼發(fā)生器通常由移位寄存器組成，所占用的硬件資源很少。擾碼器消除了長連 0 和長連 1序列以及其它會對接收器接收能力有負面

20、影響的序列，但并不能取代 8b/10b 編碼。在實際中，由于存在不允許的數(shù)值，所以需要設(shè)計數(shù)據(jù)流中不能出現(xiàn)連 0 或連 1 的長 度。長的連 0、連 1 會被擾碼器打亂，并在解擾時進行恢復(fù)。接收數(shù)據(jù)流的解擾邏輯在數(shù)據(jù)流中搜尋 這些符號并對齊數(shù)據(jù)。4接收和發(fā)送緩沖器接收和發(fā)送緩沖器，是吉比特級收發(fā)器的主要數(shù)字接口，通常是高速FIFO。發(fā)送端通常有一個小型的FIFO，它要求讀取和寫入的時鐘是等時同步的（頻率匹配但相位不一定匹配）。如果接收和發(fā)送 的選通信號不是工作在精確相同的頻率，則通常需要使用一個較大的 FIFO,并持續(xù)檢測FIFO的當(dāng)前 狀態(tài)。如果 FIFO 被不斷地填充，將最終導(dǎo)致溢出。在這

21、種情況下，必須在輸入數(shù)據(jù)流中檢測 idle 符 號。如果檢測到idle符號，則不把idle符號寫入FIFO；反過來，如果FIFO運行較慢則在輸岀數(shù)據(jù)流 會出現(xiàn) idle 符號，數(shù)據(jù)被傳送給用戶。此時寫指針保持不動，不斷重復(fù) idle 符號。相對于發(fā)送緩沖器 而言， MGT 內(nèi)建的接收 FIFO 通常需要有更深層次的考慮。它的主要目的是為了實現(xiàn)時鐘修正和通道 綁定。5線路均衡線路均衡主要用于補償由頻率不同而引起的阻抗/衰減差異。均衡器有很多種形式，但總體上可以分為有源和無源兩種。均衡器通常包含在SERDES的模擬前端，或者作為系統(tǒng)的一個獨立部分。1）均衡技術(shù)簡介無源均衡器是無源電路，其頻率響應(yīng)可

22、以補償傳輸衰減。它也可以看作一個濾波器，將傳輸線所使用 的各個頻率通過，而將傳輸線沒有使用的其他頻率濾除，那么整體的頻率響應(yīng)就會變得平坦許多。有 源均衡器可以認為是依賴頻率的放大器 /衰減器。有源均衡器主要有兩種：固定形式有源均衡器和自適應(yīng)有源均衡器。對于任意的輸入數(shù)據(jù)流，固定形 式有源均衡器的頻率響應(yīng)都是一樣的。固定形式均衡器比較適合于不變系統(tǒng)中，例如：芯片到芯片， 平衡化的背板系統(tǒng)以及固定長度電纜的系統(tǒng)； 自適應(yīng)均衡器要復(fù)雜的多， 自適應(yīng)均衡器需要分析輸入 信號并檢測哪些頻率在傳輸通道中被削弱。在該均衡器中，測量和調(diào)節(jié)是以閉環(huán)形式實現(xiàn)的。自適應(yīng) 均衡器的頻率響應(yīng)取決于輸入的比特流， 它通常

23、和特殊形式的線路編碼機制協(xié)同工作。 自適應(yīng)均衡器 對于可變通道的鏈路來說是最合適的， 可變通道可以是可變的電纜長度， 或是顯著的位置依賴的背板 系統(tǒng)。2）預(yù)加重 / 取加重技術(shù)預(yù)加重是一種非常普遍的均衡技術(shù)。在發(fā)送端，通過增加一串相同符號中首位符號的輸岀級，降低隨 后符號的輸岀級，來預(yù)先抬高輸岀信號頻譜中的高頻分量，補償傳輸通道的低通濾波效應(yīng)。這樣，在 接收端就可以得到相對均衡的眼圖， 使接收器能夠準(zhǔn)確地接收和恢復(fù)信號。 這種技術(shù)對于高數(shù)據(jù)速率 的設(shè)計而言， 簡單而有效。 發(fā)送預(yù)加重技術(shù)主要是通過采用 FIR 多抽頭的有限沖激響應(yīng)均衡濾波器來 實現(xiàn)的。輸入到濾波器中的是當(dāng)前、過去和將來要發(fā)送的

24、數(shù)據(jù)位。濾波的系數(shù)取決于通道特性，最佳的濾波長度取決于影響當(dāng)前正在發(fā)送數(shù)據(jù)的比特數(shù)量。在具體實現(xiàn)中，一般采用二抽頭FIR，進行雙電流控制。在電路轉(zhuǎn)換時，為了克服傳輸通道的濾波效應(yīng)，發(fā)送器分發(fā)額外的動態(tài)電流。在轉(zhuǎn)換后， 則提供一個更低的驅(qū)動電流。不同的通道損耗補償需要不同程度的信號預(yù)加重；因此，在發(fā)送器設(shè)計 中，預(yù)加重功能一般是編程可控的。為了和發(fā)送端預(yù)加重相匹配，則在接收端必須有去加重。6.數(shù)據(jù)包的概念通過吉比特串行鏈路傳輸?shù)臄?shù)據(jù)大都是嵌入在某種類型的數(shù)據(jù)包中的。包是一種確切定義的字節(jié)集合，包括頭部、數(shù)據(jù)和尾部。如果系統(tǒng)通過包來完成時鐘修正，發(fā)送特殊的比特序列或者comma字符。時鐘修正序列常

25、常是比較理想的字符，comma字符是指示幀的開始和結(jié)束的天然標(biāo)識。在數(shù)據(jù)中加入有序集合用于指示包的開始、結(jié)束以及包的特殊類型之后，就構(gòu)成了簡單而高速的傳輸通道。其中，空閑符號（Idle）或序列是包的概念的另一要點。如果沒有信息需要發(fā)送，則發(fā)送 idle符號， 從而保證數(shù)據(jù)的連續(xù)傳輸并使其保持對齊，10.2.3吉比特串行I/O的設(shè)計要點解決工程問題的關(guān)鍵在于充分的理解。在設(shè)計吉比特級收發(fā)器時，面臨的挑戰(zhàn)包括：理解收發(fā)器協(xié)議、 信號完整性、阻抗和功率要求、屏蔽性要求、印刷電路板（PCB）設(shè)計要求以及連接器和電纜的選擇要求。1.電源電源傳送也是使用吉比特級收發(fā)器時需要考慮的重要因素。多數(shù)的MGT都需

26、要多個電源供電。典型的電源包括：RX模擬電源、TX模擬電源、模擬地、RX終端電壓、TX終端電壓、數(shù)字電源以及數(shù)字 地。所有的模擬發(fā)送和接收電源以及相關(guān)的模擬地必須是極其干凈的，這一點是十分重要的。所以，MGT制造商通常都會使用特定電路。因此至少要求每個電壓值都有各自的模擬電壓校準(zhǔn)器（如果不 是每個MGT都有各自獨立的校準(zhǔn)器），并且要求使用無源的電源濾波器（由一個電容和一個鐵氧體磁珠組成）典型的電源濾波電路如圖10-2所示。25VIIIIII圖10-2 MGT電源濾波電路某些MGT將電容包含在封裝的內(nèi)部，此時通常只需要鐵氧體磁珠。如果制造商建議使用特定電路，則通常最好遵從其建議。原因之一是，在公

27、共部分配置了多個MGT的情況下，通常只需要一個單獨的線性調(diào)整器即可。濾波器電路可以防止電源噪聲進入MGT,同時它還可以防止來自某個 MGT的噪 聲濾進其它MGT。此濾波器既是輸入濾波器也是輸岀濾波器。有時制造商會基于自己所需的輸岀濾 波性能，在輸入濾波器和輸出濾波器性能間做出折衷。2匹配電阻實現(xiàn)信號完整性的第一步就是在差分傳輸線上傳送這些信號。 根據(jù)通常的定義， 傳輸線都有一定的固 定阻抗。實際上，阻抗值并不是恒定的，而是變化的。這個問題在下面的幾種情況下尤其突岀：信號 由一層轉(zhuǎn)移到另一層時，信號遇到元件的焊盤時，或信號通過連接器或電纜時。當(dāng)運行在吉比特級速 率范圍內(nèi)，些許的阻抗增加都會是潛在

28、的問題。吉比特級鏈路需要使用阻抗無限制通道，否則其無法 工作。我們需要對傳輸通道進行模擬， 并在布線之前使用 CAD 的信號完整性工具來最終確定連接器和電纜。我們在獲取初始原型時，需要用時域反射測量法(TDR)來檢驗通道的阻抗。100歐姆和50歐姆的傳輸線是最常用的傳輸線。 部分收發(fā)器可以適配兩種傳輸線， 而部分收發(fā)器可能只能支持其中的一種。 對于 10Gb/s 范圍的應(yīng)用， 50 歐姆顯然是最通常的選擇。如果收發(fā)器同時支持 100 歐姆和 50 歐姆， 那么連接器和電纜的選擇問題應(yīng)當(dāng)慎重考慮。3印制電路板的設(shè)計對于優(yōu)秀的 PCB 設(shè)計者來說，設(shè)計用于吉比特級操作的 PCB 也會是一個挑戰(zhàn)。設(shè)

29、計者需要注意：差 分線路必須匹配， 阻抗受限的差分線路的幾何形狀必須隨著層數(shù)的增加而相應(yīng)變化， 電源分配也必須 嚴格分析。 因為可能存在成千上萬的獨立的設(shè)計折衷和決定， 所以全面列岀所面臨的問題可能會有所 幫助。主要包括如下的幾個方面：? 材料選擇? 疊層結(jié)構(gòu) / 板厚度? 電源層和地層? 差分線路對? 差分線路的寬度和間隔? 過孔? 線路對之間的間隔? 電源布局在實際設(shè)計中，必須參考不同F(xiàn)PGA廠家對PCB設(shè)計的詳細說明文檔，否則系統(tǒng)很可能不能正常工作。4數(shù)字設(shè)計部分吉比特級鏈路的模擬仿真需求讓我們進入了一個嶄新的 EDA 工具世界，而其數(shù)字部分的影響則要小 得多。盡管如此，數(shù)字仿真時還是有

30、幾個事項需要考慮的。1) MGT行為模型都是以特殊的加密形式岀現(xiàn)的。這些模型都是復(fù)雜的內(nèi)核，而且都是非常有價值的 知識產(chǎn)權(quán)(intellectual property ，IP)核。所以，廠商為了保護他們的知識產(chǎn)權(quán)，通常只會以IP-safe的格式發(fā)布這些模型。最流行的格式稱作smart模型或者swift。通常，模型經(jīng)過加密后，仿真器可以讀取模型但是用戶不能。 模型內(nèi)部的節(jié)點和層次對于用戶來說是不可見的；用戶只能看見模型的輸入和輸岀。2）數(shù)字仿真MGT數(shù)字仿真的另一個問題是仿真速度。通常的數(shù)字電路大多數(shù)工作在100-300MHZ的范圍，因此。需要把仿真的時標(biāo)調(diào)整到幾個納秒。但是如果添加一個MGT的

31、線速度模型，則信號速度就會比之前最快的信號還要快20倍以上。MGT模型都有一個并行的輸入和輸岀端口，因此如果在大多數(shù)的測試 臺中使用這些措施，并創(chuàng)建一個實際運行在全數(shù)據(jù)速率的小型測試組件，則MGT對全局驗證時間的影響將會大大減小。第2節(jié) 基于Rocket I/O 高速串行技術(shù)10.3.1 Rocket I/O技術(shù)簡介Rocket I/O是一種高速的串行收發(fā)器，采用兩對差分對來進行數(shù)據(jù)的發(fā)送和接收，可以實現(xiàn)兩個單工 或一對全雙工的數(shù)據(jù)傳輸。 Rocket I/O支持從622 Mbps至3.75Gbps的全雙工傳輸速率，還具有 8B/10B編解碼（平衡編碼）、時鐘生成及恢復(fù)等功能，可以理想地適用于

32、芯片之間或背板的高速串 行數(shù)據(jù)傳輸。Aurora協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié) 議，可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸，同時其可擴展的帶寬，為系統(tǒng)設(shè)計人員提供了 所需要的靈活性。Rocket IO收發(fā)器發(fā)送和接收串行差分信號，工作于 2.5V的直流電壓下，采用 CML （Current Mode Logic）模式，內(nèi)部帶有50 Q或75 Q的匹配電阻。此外，Rocket IO采用了預(yù)加重技術(shù)，可以補償傳 播媒質(zhì)中的高頻損耗，極大地降低了共模信噪比和線路衰減。由香農(nóng)公式：c = jy iog/1+szvR）可以得到，當(dāng)信道容量一定時，信道帶寬W的增

33、加會造成信噪比下降。由于 Rocket IO單路傳輸速率最高可達3.75 Gbps，因此可允許很低的信噪比?？傮w來講，Rocket IO的顯著特點包括：?速率范圍介于100Mbp到3.75Gbp之間；?業(yè)內(nèi)最低的功耗：在3.2Gbps下每個通道的功率均低于 100mW ;?可在單個FPGA中實現(xiàn)多個協(xié)議（標(biāo)準(zhǔn)的和定制的）；?設(shè)計用來與 Virtex-5 LXT和SXT平臺FPGA內(nèi)的PCI Express?端點與三態(tài)以太網(wǎng) MAC模 塊一起使用；?符合芯片到芯片、背板與光學(xué)器件接口的常見標(biāo)準(zhǔn)和協(xié)議；?先進的Tx/Rx均衡技術(shù)，可以驅(qū)動背板和其它困難通道；?內(nèi)置式PRBS發(fā)生器/檢驗器可以加速調(diào)

34、試；?在Virtex-5 LXT平臺器件中的收發(fā)器多達 24個；10.3.2 Aurora 協(xié)議1. Aurora協(xié)議簡介Aurora是一個相對簡單的協(xié)議，只控制鏈路層和物理層。Aurora的設(shè)計理念是使其它高層協(xié)議，例如TCP/IP和以太網(wǎng)，可以很容易的運行在 Aurora之上。Aurora協(xié)議使用1個或多個高速的串行通道構(gòu)成更高速的通路，如圖10-3所示。Aurora不僅定義了物理接口，而且定義了包結(jié)構(gòu)、嵌入其它協(xié)議包的推薦程序、數(shù)據(jù)提取和流量控制。 協(xié)議中定義了有效鏈路的初始化程序，同時還描述了禁止使用發(fā)生過量錯誤的鏈路的相關(guān)程序。由于協(xié)議中沒有尋址時序，所以不支持交換。協(xié)議中也沒有定義

35、錯誤檢測、重傳或有效載荷的糾錯。此協(xié) 議是由Xilinx開發(fā)的，并且無限制地開放給公眾自由使用，也可以將Aurora數(shù)據(jù)包加載到其他協(xié)議。2定制協(xié)議在某些情況下，用戶可能希望制定自己的協(xié)議。特別是當(dāng)標(biāo)準(zhǔn)協(xié)議不能滿足要求，或者標(biāo)準(zhǔn)協(xié)議對于 用戶的應(yīng)用來說太過寬泛時，制訂用戶自己的協(xié)議是個很好的選擇。當(dāng)然，有時用戶可能也需要一個 新的復(fù)雜協(xié)議，但是這種情況通常留給制定標(biāo)準(zhǔn)的專業(yè)協(xié)會。這里我們給岀一個簡單的例子，來了解 在制定自己的協(xié)議時應(yīng)當(dāng)考慮的各種事項。在這個簡單的應(yīng)用中，需要將恒定的1.8 GHz信號流從一塊板傳送到另一塊板。系統(tǒng)的輸入輸岀使用12位的總線，工作在150MHz。針對這個簡單的應(yīng)

36、用需求，協(xié)議中需要定義的內(nèi)容包括：數(shù)據(jù)幀結(jié)構(gòu)、對齊和 idle （空閑）字符。此例中，我們使用 8b/10b 作為線路編碼機制，并從其它 8b/10b標(biāo)準(zhǔn)中借用標(biāo)記及comma字符的定義。鏈路的基本結(jié)構(gòu)如圖 10-4所示。圖10-4基本幀結(jié)構(gòu)首先需要為SF （幀開始）、EF （幀結(jié)束）和idle （空閑）指定字符或者有序的字符集，之后再確定線 路速率和數(shù)據(jù)幀大小。適當(dāng)設(shè)置數(shù)據(jù)幀的大小，以保證對齊時有充足的SF符號，并且進行時鐘修正能夠有足夠的idle符號。如果要傳送1.8 GHz的載荷，那么傳輸線速率為 2.5Gb/s，其有效載荷速率為2Gb/s，可以滿足1.8GHz的數(shù)據(jù)需求，其額外的容量還

37、可用于所需開銷1033 Rocket I/O硬核模塊的體系結(jié)構(gòu)Xilinx公司不同的系列芯片中集成的Rocket 10是不同的，本節(jié)以經(jīng)過大量應(yīng)用的 Virtex-2 Pro系列為例進行介紹。1. Rocket IO 架構(gòu)Virtex-2 Pro系列FPGA最多可包含16個Rocket IO模塊，基本上分布于FPGA的上下兩端，如圖10-5 所示。每通道可提供622Mbps3.125Gbps的傳輸能力，且不需要在發(fā)送端配置串行數(shù)據(jù)速率，這是 因為接收端的工作時鐘是從接收數(shù)據(jù)中提取岀來的。Rocket I/ODCM Multi-Gigabit Transceiver乏圧壬杲一 ssfsonpub

38、 su 盤 _dG_nsGLBCLSCLBCLBConf 3JF3：?eLdgicS(ec1l/O-Ultra圖10-5 Rocket IO 在Virtex-2 Pro芯片中分布示意圖Rocket IO 包括 PMA（ Physical Media Attachment，物理媒介適配層）和 PC（ PhysicalCoding Sublayer， 物理編碼子層）兩個子層，其內(nèi)部結(jié)構(gòu)如圖 10-6所示。其中PMA子層主要用于串行化和解串，PCS 主要包括線路編碼和 CRC校驗編碼。嘿用站葉I1K-!-2>OOC圖10-6 Rocket I/O 收發(fā)器的內(nèi)部結(jié)構(gòu)示意圖PMA子層中集成了 SE

39、RDES,發(fā)送和接收緩沖，時鐘發(fā)生器及時鐘恢復(fù)電路。SERDES是一個串并轉(zhuǎn)換器，負責(zé)FPGA中本地的32位并行數(shù)據(jù)（也可以是16位或8位）與Rocket IO接口的串行數(shù)據(jù)之 間的轉(zhuǎn)換。采用串行數(shù)據(jù)收發(fā)，可以在高頻條件下很好地避免數(shù)據(jù)間的串?dāng)_。時鐘發(fā)生器及時鐘恢復(fù) 電路用于將時鐘與數(shù)據(jù)綁定發(fā)送，以及將時鐘從接收到的數(shù)據(jù)流中恢復(fù)岀來，從而避免了在高速傳輸條件下時鐘與數(shù)據(jù)分開傳輸所帶來的時鐘抖動等問題。PCS子層負責(zé)8B/10B編碼解碼和CRC校驗，并集成了負責(zé)channel綁定和時鐘修正的彈性緩沖。 8B/10B編碼可以避免數(shù)據(jù)流中岀現(xiàn)連 0連1的情況，便于時鐘的恢復(fù)。channel綁定通過在

40、發(fā)送數(shù)據(jù) 流中加入P字符來將幾個RocketIO通道綁定成一個一致的并行通道，從而來提高數(shù)據(jù)的吞吐率。最 多支持24個通道的綁定。彈性緩沖可以解決恢復(fù)時鐘與本地時鐘的不一致問題，并進行數(shù)據(jù)率的匹 配，從而使得channel綁定成為可能。對Rocket IO模塊的配置，可以通過下面兩種方式進行：靜態(tài) 特性可以通過HDL代碼設(shè)置；動態(tài)特性可以通過 Rocket IO的原語端口進行配置。2. Rocket IO硬核模塊說明Rocket IO硬核模塊可通過原語和 Core Generator調(diào)用，其模塊結(jié)構(gòu)如圖10-7所示?？梢钥磳?，該 硬核分為時鐘合成器、時鐘和數(shù)據(jù)恢復(fù)器、發(fā)送器、接收器、環(huán)回器、緩

41、沖器、CRC校驗?zāi)K、配置模塊以及復(fù)位模塊等九個主要組成部分。1）時鐘合成器在實際設(shè)計中，高性能的通信質(zhì)量要求有高穩(wěn)定性和高精度的時鐘源，而抖動和頻偏是衡量時鐘源的兩個重要指標(biāo)。RocketI/O內(nèi)部的工作時鐘需要將輸入時鐘經(jīng)過數(shù)十倍的倍頻，但其可容忍的時鐘偏 差為40ps，因此建議選擇高精度的差分時鐘。Xilinx公司推薦選用 Epson EG22121CA 2.5V （ LVPECLOutputs ）或者 Pletronics LV1145B （LVDS Outputs）晶振。當(dāng) Rocket I/O 在 2.5G 波特以上時，參考 時鐘應(yīng)采用差分輸入方式（如LVDS、LVPECL），由專

42、用差分時鐘引腳輸入，然后引到相同或相鄰?fù)ǖ乐蠷ocketI/O的參考時鐘輸入端；當(dāng) RocketI/O在2.5G波特以下時，不要使用 FPGA內(nèi)部的DCM 模塊來產(chǎn)生參考時鐘，因為經(jīng)過 DCM倍頻的時鐘會引入較大的抖動，使RocketI/O的接收鎖相環(huán)無法穩(wěn)定地鎖定發(fā)送時鐘。Rocket IO采集數(shù)據(jù)的同步時鐘則是通過時鐘/數(shù)據(jù)恢復(fù)電路來提取的，該電路由一個單片的PLL集成 塊實現(xiàn)，不需要任何外部組件。恢復(fù)電路從接收的數(shù)據(jù)流中提取岀時鐘的頻率和相位，并通過20倍分頻后送到輸岀管腳RXRECCLK上。PACKAGEFPGA FABRICMULTI -GIGASIT TRANSCEIVER COR

43、EJ.心心:R?¥mu=疔Tesrlixan -irchRXCi7XP7XM幾-PECEtEH 可.甫TX-W-3NDZ.L. 1.Tsnhapan 54Ecb VXIEE T：3«9Whei-s F冷瞽3% HXRECC»p； 貝 MFdAHFT尺炳呂41詁 RRMOMMJPE"乓妒QORlPgi&h « EWS"IJXIA_*LI3ARZ；CH=r；-JhQ2RE- RA殞議豈耳Qcrrel -5cnJ"£ arc-舊齊優(yōu)席 £:CT-冃心*TA汁習(xí) RXN5* 5皿巧 w 良3O：W7E云耳

44、口 H RXSH*.fl-?SKU K*SCCWrf A|J73RKRJ'4CISFn：a|*剛芒5"苫凹'：口律Wi CMBQNEOShJE匚p：q UFK：祝工仁茁 SxSsfiz-Fsyi* *皿犢 TKF&55E-：.-£l5Tx3T!31_：f：TXEHARi5*pTXSHASS i=IG；=j；JlTSCHlt5=.*_rTnOK£.C：* TMAUICII E： TXiS5豐rT賀 txj NHi&rr UM円忒©雷 ncRESSt HXRESBT REFqm：I REFSUM R£FGUi

45、1;L HXJ55CJC HJQJSK2JJQ TXLI曲二輒 TXUMSJ：圖 10-7 Virtex-2 Pro 系列 Rocket IO 模塊說明當(dāng)高精度輸入到FPGA中后，吉比特發(fā)送器對參考時鐘輸入管腳REFCLK的信號完成20倍倍頻操作后，來作為自己的工作時鐘。同樣，該倍頻器已集成在芯片中，不需要額外的組件。RXRECCLK和REFCLK二者之間沒有固定的相位關(guān)系，且都為專用時鐘信號，不能連接到其他管腳上作為他用。當(dāng) 使用4字節(jié)或1字節(jié)數(shù)據(jù)接收路徑時，RXUSRCLK和 RXUSRCLK2具有不同的頻率，但是頻率低的時 鐘下降沿要和頻率高的時鐘下降沿對齊。同樣的關(guān)系也適用于TXUSR

46、CLK和 TXUSRCLK2信號。例如，在Virtex-2 Pro系列FPGA中，由于Rocket 10模塊內(nèi)部將輸入?yún)⒖紩r鐘 20倍頻，而Rocket 10 模塊可容忍的輸入?yún)⒖紩r鐘抖動公差僅為40ps，可見參考時鐘的抖動對其性能有直接影響。典型的時鐘輸入如圖10-8所示，外部時鐘由差分或單端引腳饋入后，只經(jīng)過一級全局時鐘緩沖（BUFG） 布設(shè)到時鐘樹上，再連接到 Rocket I/O的參考時鐘上，可最大幅度地減小抖動。JCST KbKCLK圖10-8 Rocket I/O 的時鐘、復(fù)位連接示意圖2）時鐘和數(shù)據(jù)恢復(fù)器如果沒有數(shù)據(jù)存在，時鐘/數(shù)據(jù)恢復(fù)器（CDR）電路會自動鎖相到參考時鐘上。為了

47、使操作達到最佳 性能，參考時鐘的精度必須在100ppm之內(nèi)。同時要滿足供電系統(tǒng)的低噪聲。如果有數(shù)據(jù)，則恢復(fù)電 路會自動同步鎖相到輸入數(shù)據(jù)上。3）發(fā)送器發(fā)送器模塊包括發(fā)送接口、8B/10B編碼器、不均勻控制、發(fā)送 FIFO、串行器、發(fā)送終端以及預(yù)加重電路。（1）FPGA發(fā)送接口發(fā)送接口可發(fā)送1、2或4個數(shù)據(jù)字符到發(fā)送器，每個字符都是 8比特或10比特位寬。當(dāng)選擇8比 特位寬時，多岀的兩比特就變成 8B/10B編碼器的控制信號。如果同時將 8B/10B編碼旁路后，10比 特字符的順序如圖10-9所示。I XD.VIrKCHAft&ISPVM 0總硏一個曲倚輔內(nèi)比呻圧rXDATAjt）!圖1

48、0-9旁路掉8B/10B編碼后的字符順序（2）8B/10B編碼器8B/10B編碼器是一個可選的硬件組件，意味著它可以被旁路掉。在吉比特以太網(wǎng)、光纖信道以及infiniBand應(yīng)用中，編碼器都是用 256個字數(shù)據(jù)符和12個控制字符。編碼器在 K-字符（單比特）后 讀入8個數(shù)據(jù)比特，由這9個比特數(shù)據(jù)生成10比特編碼輸岀。當(dāng)K-字符為高時，數(shù)據(jù)將被編碼成 8B/10B碼中可用的12個K-字符組合中的1個；當(dāng)K-字符為低時，8比特數(shù)據(jù)將被標(biāo)準(zhǔn)編碼。線路編碼將8個數(shù)據(jù)位轉(zhuǎn)換為不連續(xù)五個以上的“ 1” “0” 10位比特碼，以獲取更好的直流平衡性,能提高數(shù)據(jù)傳輸速率、平衡碼流中“0 “ 1概率，并且可以減

49、小碼流中長連 “0和長連“ 1串。8b/10b編碼是屬于基于塊編碼的 mbnb線路碼中的一種，很多串行標(biāo)準(zhǔn)Infiniband、光纖通道千兆以 太網(wǎng)ATM ESCON和DVB-ASI都針對原始數(shù)據(jù)流采用 8B/10B編碼和解碼。其編碼過程是將 8個比特 分成5B/6B與3B/4B兩部分分別編碼，如圖10-10所示。5 fill圖10-10 8B/10B線路編碼原理8b/10b編碼集合中包括數(shù)據(jù)字串和控制字串兩部分數(shù)據(jù)字串，包括256個可能數(shù)值。其中，包括可作為控制字串 K23.7 K28.0K28.7 K27.7 K29.7 K30.7的碼字。當(dāng)傳送的字串作為控制字串時，由Rocket IO模

50、塊相應(yīng)的控制字標(biāo)志輸入引腳，如TX_CHARISK指定該字為控制字串。盡管 8B/10B編碼后，數(shù)據(jù)的傳輸效率只有 80%，但還是在各類應(yīng)用中獲得廣泛應(yīng)用，其原因在于下面幾個方面： 轉(zhuǎn)換密度：其目的是保證在發(fā)送數(shù)據(jù)流中有足夠的信號轉(zhuǎn)換，以保證PLL正常工作。如果沒有8B/10B編碼方法，數(shù)據(jù)中的一串1或0有可能引起接收時鐘漂移或同步丟失，從而引起數(shù)據(jù)丟失。 DC補償：8B/10B還保證對信號進行 DC補償，這意味著鏈路中不會隨著時間推移而岀現(xiàn)DC偏移, 8B/10B編碼將用戶數(shù)據(jù)按字節(jié)8位塊變換成多個10位的輸岀值，用這些值進行 DC補償。 糾錯：8B/10B編碼遵循特定規(guī)則，根據(jù)這些規(guī)則，很

51、多信號傳輸錯誤都可立即檢測岀來。 特殊字符：8B/10B編碼采用10位字符，其數(shù)量是8位字符空間中字符數(shù)的4倍，這樣可以將特 殊字符編碼放入數(shù)據(jù)流中，它們不會被解碼成數(shù)據(jù)字符，這些特殊字符可用作分隔符或其他命令。8B/10B模塊在設(shè)計中可以旁路掉，也可以用其余的線路編碼方式代替，如64B/66B編碼等。將發(fā)送器的TXBYPASS8B10Bn控制信號設(shè)置成1，則可將發(fā)送端的線路編碼模塊旁路；在接收器中將 RX_DECODE_USE設(shè)置為FALSE,就可把接收端的解碼模塊旁路。在實際設(shè)計中，依據(jù)互連雙方接口的電氣標(biāo)準(zhǔn)的不同，有兩種耦合方式：直流耦合和交流耦合。在直 流耦合方式下，并不一定要求采用8

52、b/10b編碼，可以選擇其它的線路碼型或不用線路編碼。但在較高的傳輸速率條件下，如 2.5Gbaud以上，為了達到良好的抗干擾性能和低的誤碼率，應(yīng)該考慮采用 8b/10b編碼。而在交流耦合方式下必須要選擇 8b/10b編碼，否則接收端的漂移會使接收器無法正常 工作。3）不均勻性控制（ Disparity Control ）8B/10B 編碼器被連續(xù)的 “-”不均勻初始化， 統(tǒng)一控制當(dāng)前狀態(tài)為不均勻性運行狀態(tài)。 TXRUNDISP 表明 了不均勻性的狀態(tài)。TXCHARDISPMODE和TXCHARDISPVAL可控制對每個接收字節(jié)使能不均勻性控制。例如，收發(fā)器可 通過反向指定第二、第四字節(jié)的 r

53、unning disparity ，產(chǎn)生以下序列：K28.5+ K28.5+ K28.5 - K28.5 -或 K28.5 -K28.5 -K28.5+ K28.5+（4）發(fā)送 FIFO發(fā)送FIFO的長度為4,可通過配置旁路掉。只要當(dāng)信號 TXUSRCLK鎖頻到參考時鐘REFCLK上，就 可以使用FIFO,允許1個時鐘周期的相位差。（5）串行化輸出接口由于 Rocket IO 將參考時鐘完成 20 倍頻作為自身的工作時鐘，因此數(shù)據(jù)需要經(jīng)過并串轉(zhuǎn)換后，才能 通過 TXP 和 TXN 這一對差分端口發(fā)送出去， 其中時隙 0 發(fā)送第一個比特， 時隙 19 發(fā)送最后一個比特。 TXP 和 TXN 的電

54、氣連接特性是配置可改變的，可通過發(fā)送端的控制輸入信號 TXPOLARITY 來實現(xiàn)。 如果PCB上連線接反的話，可通過對 TXPOLARITY信號的編程來修正。（6）發(fā)送終端發(fā)送器提供了發(fā)送終端，有 75 歐姆和 50 歐姆兩種可編程終端，無需額外的片外終端。默認值為50歐姆。（7）預(yù)加重預(yù)加重的原理如 10.2.3 節(jié)所述，在 Rocket I/O 中，預(yù)加重電路有 4個可選程度： 10%、20%、25% 以及 33% ，默認值為 10%，可通過編程實現(xiàn)。選擇最佳的預(yù)加重參數(shù)，可使發(fā)送器以最高波特率驅(qū) 動 20 英寸的 FR4。4）接收器接收器模塊主要包括解串器、接收終端和 8B/10B 解

55、碼器。下面進行簡要介紹。（ 1 ）解串器Rocket I/O收發(fā)器核通過RXP和RXN這一對差分接口接收差分數(shù)據(jù)，并通過芯片內(nèi)部的鎖相環(huán)從中 提取時鐘，再按照此同步時鐘來采樣數(shù)據(jù)，無需片外PLL芯片。從數(shù)據(jù)中提取的同步時鐘包括頻率和 相位信息，經(jīng)過 20 分頻后送到 RXRECCLK。接收端不僅可以處理跳變豐富的 8B/10B 編碼流或加擾流，也可以處理沒有跳變的連續(xù)的 75 比特數(shù) 據(jù)流。如果使能了 comma 檢測器，收發(fā)器可能識別的字符最多為兩個 10 比特預(yù)編碼字符。如果檢 測到字符 /字符串， comma 檢測器輸出將被拉高，并且數(shù)據(jù)將被同步排列，這時不會發(fā)生隊列更替的 現(xiàn)象。如果收

56、到一個 comma 且隊列需要重排時，數(shù)據(jù)則會被重新排列，并在接收端給出指示信息， 此時，收發(fā)器會連續(xù)檢測數(shù)據(jù)，尋找 10 比特預(yù)編碼字符。如果將 comma 檢測旁路掉，數(shù)據(jù)將不會 在任何模式下重排?？删幊踢x項允許用戶以 comma+ 、 comma- 、 comma+ 與 comma- 混合或用戶自定義的序列來排列數(shù) 據(jù)。此外，接收器也允許更改 RXP和RXN上差分信號的極性，在 PCB電路設(shè)計極性顛倒的情況下非 常有用。（1）接收終端接收機提供了片上的接收終端，可配置為 50 歐姆或 75 歐姆，默認為 50 歐姆。（2）8B/10B 解碼器8B/10B 解碼器是和編碼器配對出現(xiàn)的，如果

57、發(fā)送端存在編碼器，則接收端也必須具備該模塊，不能旁路。5）環(huán)回器為了便于測試 Rocket I/O ，提供了兩類可編程的環(huán)回器，它們無需在外部添加吉比特的數(shù)據(jù)端和測試 終端。一種方法是串行環(huán)回，將吉比特發(fā)送端的數(shù)據(jù)直接送到吉比特接收端，可以驗證Rocket I/O 模塊發(fā)送端和接收端的完整性，該環(huán)回路徑在發(fā)送端的輸出端口上。另一類是并行環(huán)回，用于檢查整個傳輸電路的正確性。當(dāng)使能并行環(huán)回時，串行環(huán)回的功能將失效。 但是發(fā)送端的輸出仍然保持有效，且可將數(shù)據(jù)通過鏈路發(fā)送出去，如果將 TXINHIBIT 拉高，則 TXP 將被強制為 0 直到 TXINHIBIT 重新拉低為止。6）彈性傳送緩沖器（1）接收緩沖器接收緩沖器為深度64、位寬13比特的