BIST測試技術(shù)簡介

1、 BIST測試技術(shù)簡介 摘要：內(nèi)建自測試BISTBIST是在電路設(shè)計(jì)時(shí)考慮到測試電路的需求，在芯片的內(nèi) 部設(shè)計(jì)出調(diào)試電路，在電路內(nèi)部植入測試生成、施加、分析和測試控制結(jié)構(gòu)，從 而使得調(diào)試更加簡單。隨著集成電路規(guī)模的不斷增長， soc soc 的需求也越來越大， soc soc 的測試變得越來越困難和重要，本文介紹內(nèi)建自測試的根本概念和其特點(diǎn)， 并將它與其他測試方法的優(yōu)缺點(diǎn)做一比擬。 關(guān)鍵詞：內(nèi)建自測試；窮舉測試；偽隨機(jī)測試； DFTDFT 測試比擬 正文： 在超大規(guī)模集成電路 VISL 技術(shù)迅猛開展的今天， 集成電路工業(yè)已經(jīng)到達(dá)了一個(gè)的高 度：上億只晶體管集成在一個(gè)芯片上，片內(nèi)時(shí)鐘信號的頻率到

2、達(dá)好幾個(gè) GHZ隨之而來的， 是越來越突出的測試瓶頸問題， 一那么， 自動測試設(shè)備的開展很難跟得上芯片的開展步伐 系 統(tǒng)時(shí)鐘，信號精度，存儲數(shù)據(jù)量等，再那么，高性能的自動測試設(shè)備 ATE的價(jià)格將是令 人望而卻步的。而SOC片上系統(tǒng)的出現(xiàn)更是對測試領(lǐng)域提出了新的挑戰(zhàn)， 為了保證芯片的可 靠性， 測試是必不可少的手段， 而要突破測試瓶頸只有一個(gè)唯一的可測試性設(shè)計(jì)。 常見的有 以下幾種測試方法：傳統(tǒng)的 DFT方法，掃描路徑發(fā)，邊界掃描法， BIST 內(nèi)建自測試法。 一 BIST Built-in Self Test 測試技術(shù) BIST測試技術(shù)簡稱BIST是在設(shè)計(jì)時(shí)在電路中植入相關(guān)功能電路用于提供自我

3、測試功能 的技術(shù)， 以此降低器件測試對自動測試設(shè)備 ATE 的依賴度。 BIST 是一種 DFT Design for Testability 技術(shù)，它可以應(yīng)用于幾乎所有電路，因此在半導(dǎo)體工業(yè)被廣泛應(yīng)用。舉例來 說，在DRAW普遍使用的BIST技術(shù)包括在電路中植入測試圖形發(fā)生電路， 時(shí)序電路，模式 選擇電路和調(diào)試測試電路。 BIST技術(shù)的快速開展很大的原因是由于居高不下的 ATE本錢和 電路的高復(fù)雜度。 現(xiàn)在， 高度集成的電路被廣泛應(yīng)用， 測試這些電路需要高速的混合信號測 試設(shè)備。BIST技術(shù)可以通過實(shí)現(xiàn)自我測試從而減少對 ATE的需求。BIST技術(shù)也可以解決很 多電路無法直接測試的問題，因?yàn)?/p>

4、他們沒有直接的外部引腳， 比方嵌閃?？梢灶A(yù)見，在不久 的將來即使最先進(jìn)的 ATE也無法完全測試最快的電路，這也是采用 BIST的原因之一。 內(nèi)建自測是在電路設(shè)計(jì)時(shí)考慮到測試電路的需求， 在芯片的內(nèi)部設(shè)計(jì)出調(diào)試電路， 使得 調(diào)試更加簡單。BIST主要完成測試序列生成和輸出響應(yīng)分析兩個(gè)任務(wù) ，通過分析CUT的響應(yīng) 輸出，判斷CUT是否有故障。因此，對數(shù)字電路進(jìn)行 BIST測試，需要增加三個(gè)硬件局部：測試 序列生成器、輸出響應(yīng)分析器和測試控制局部。在測試序列生成中 , 有窮舉測試、偽隨機(jī)測 試、加權(quán)測試生成、適應(yīng)測試生成和偽窮舉測試生成等幾種方法。 1內(nèi)建自測試的結(jié)構(gòu) 要介紹內(nèi)建自測試的測試生成，

5、我們首先介紹一下內(nèi)建自測試的結(jié)構(gòu)， 內(nèi)建自測試電路 一般包括測試生成電路鼓勵(lì)、數(shù)據(jù)壓縮電路、比擬分析電路、理想存儲電路ROM 和測試控制電路，圖 1為一般的原理圖。 rcpcr) 圖1內(nèi)建自測原理圖 2幾種內(nèi)建自測試的測試生成方法 1 .窮舉測試 窮舉測試就是對電路的每一個(gè)狀態(tài)及所有的狀態(tài)轉(zhuǎn)換予以確認(rèn)。對于復(fù)雜的時(shí)序電路， 這個(gè)方法行不通，但對于純粹的組合電路， 窮舉測試就像用所有的可能輸入向量對電路進(jìn)行 模擬一樣。窮舉測13t圖形生成器 TPG可以采用二進(jìn)制計(jì)數(shù)器，如果采用最大程度的自動 現(xiàn)行反應(yīng)移位存放器ALFSR ,那么可以對其修改，是的包括所有的 0狀態(tài)，這樣的線 性反應(yīng)移位存放器LF

6、SRR成為完全的LFSR 2 .偽隨機(jī)測試 偽隨機(jī)測試采用多個(gè)具有隨即特性的測試圖形來測試電路， 但這些測試圖形的生產(chǎn)是確 定的。因此既有重復(fù)性。 偽隨機(jī)測試圖形的生成可以是置換的，也可以是不可置換的， 這里 置換的測試生成指一個(gè)測試圖形的生成不止一次， 不可置換的含義是指生成的每一個(gè)測試圖 外露控制 形都是唯一的。需特別說民搞的是，偽隨機(jī)測試并非都采用最大的長度的 偽隨機(jī)圖形可用 ALFSR生成。偽隨機(jī)測試即用于醋和電路的測試， 也適用于時(shí)序電路的測 試， 故故障覆蓋率由故障模擬確定， 測試新航渡的選擇根據(jù)可接受的故障覆蓋率的值來確定。 偽隨機(jī)測試存在的問題是一些電路具有抗隨機(jī)圖形故障， 為

7、了保證高的故障覆蓋率需增大測 試圖形的長度。偽隨機(jī)測試是一種廣泛使用的、可對 CUTM加大量測試碼的方法，其最大的 優(yōu)點(diǎn)是測試電路的硬件開銷小 , 同時(shí)仍具有較高的故障覆蓋率。實(shí)現(xiàn)輸出響應(yīng)分析的方法有 ROMW比擬邏輯、LFSR多輸入特征存放器MISR和跳變計(jì)數(shù)器等。 3 . 加權(quán)測試生成 LFSR的固有屬性使其產(chǎn)生的測試圖形的每一位上 0和1的概率根本相等，但為了用盡 可生少的測試圖形來獲得高的故障覆蓋率， 許多電路的測試圖形的 0 和 1 的分布概率應(yīng)不同。 生成的測試圖形的 0和1概率不同的TPG就是加權(quán)TPG 4 . 適應(yīng)測試生成 適應(yīng)測試生成也采用加權(quán) TPG不同之處就是同故障模擬的

8、結(jié)果修改加權(quán)，因而生成的 測試圖形的概率分布不止一個(gè)，當(dāng)著修分布的概率確定以后，測試圖形也就得以設(shè)計(jì)出來， 適應(yīng)測試的生產(chǎn)的優(yōu)點(diǎn)是測試效率高，但測試硬件復(fù)雜。 5偽窮舉測試 為窮舉測試具有窮舉測試的許多優(yōu)點(diǎn)， 但測試圖形的長度要短的多， 主要原理是對電力 分塊，然后對每一個(gè)分塊電路進(jìn)行窮舉測試。 二內(nèi)建自測試法與其他幾種測試方法的差異 一般地說， 由于掃描路徑法所用的硬件費(fèi)用較高， 即因掃描路徑化設(shè)計(jì)而增加的硬件成 本約占總生產(chǎn)費(fèi)用的 30%左右，所以制約了該方法在檢測批量生產(chǎn)的 VLSI 芯片中的應(yīng)用。 邊界掃描測試方法利用片上微處理器進(jìn)行測試， 面積開銷很小， 對存儲器的性能影響也 較小。

9、 與直接訪問測試相比， 所需的外部信號較少， 外部測試設(shè)備僅用來傳送測試向量到芯 片內(nèi)部。 但是測試向量的輸入和響應(yīng)的輸出都是串行， 因此測試時(shí)間很長。 邊界掃描測試及 其它類似的可測性設(shè)計(jì)只能在一定程度上減少嵌入式存儲器測試的困難， 不一定能實(shí)現(xiàn)縱向 可測性設(shè)計(jì)， 因?yàn)橥环N技術(shù)不一定能在電路的不同級別上 從電路板級到系統(tǒng)級 通用。 另 外，它的測試不能以系統(tǒng)的速度執(zhí)行全速測試。 將 BIST 方法用于嵌入式存儲器，減小了對外部測試設(shè)備的依賴，降低了測試費(fèi)用，可 TPG不可置換的 以滿足高時(shí)鐘頻率下的全速測試要求， 而且能實(shí)現(xiàn)存儲器的縱向可測性。 與直接訪問測試和 邊界掃描測試等方法相比，

10、BIST受到了廣泛的認(rèn)可，已被認(rèn)為是用于嵌入式存儲器測試的 標(biāo)準(zhǔn)技術(shù)，獲得了電子設(shè)計(jì)自動化工具( EDAA的大力支持。 幾種DFT測試方案的主要性能特點(diǎn)及其應(yīng)用狀況的比擬 測試方 難易度 測試本錢 主要特點(diǎn)及應(yīng)用 傳統(tǒng)的DFT方法 復(fù)雜 昂貴，約占總費(fèi)的 40蛆上 需較多的I/O引腳；應(yīng)用：2000 一 5000門數(shù)字邏輯電路的測試 掃描路徑法 較復(fù)雜 較昂貴，占總費(fèi)用 的30左右 只需很少的1/0引;5000門以上時(shí) 序邏輯電路的測試 邊界掃描法 較復(fù)雜 有所降低， 假設(shè)與其 它技術(shù)結(jié)，可使成 本更低 可控性和可觀測性均提高，應(yīng)用： 系統(tǒng)芯片、DSP芯片等的測試 BIST 法 簡單易行 有所

11、降低，假設(shè)與其 它技術(shù)結(jié)合可使成 本更低應(yīng)用 檢測結(jié)構(gòu)在芯片內(nèi)部；以被測，系 統(tǒng)速度運(yùn)作；漏檢概率較小;應(yīng)用： 規(guī)模龐大、結(jié)構(gòu)復(fù)雜的 VISL芯片 傳統(tǒng)的設(shè)計(jì)思想是盡量選用較為緊湊和簡化的結(jié)構(gòu)， 但不充分考慮結(jié)構(gòu)對可測性的影響, 這極大地增加了可測性，改善了設(shè)計(jì)的難度。從 70年代中后期起，人們開始采用結(jié)構(gòu)化的 測試設(shè)計(jì)方法，即研究如何設(shè)計(jì)容易測試的電路， 進(jìn)而又考慮在芯片內(nèi)部設(shè)計(jì)起測試作用的 結(jié)構(gòu)。結(jié)構(gòu)化設(shè)計(jì)的目的是減少電路的時(shí)序復(fù)雜性，減輕測試生成和測試驗(yàn)證的困難程度， 能一般地解決時(shí)序電路的測試問題。 它通過附加掃描硬件將電路的時(shí)序、 組合兩局部電路隔 離開分別進(jìn)行測試，從而使測試本質(zhì)上

12、只需要處理組合電路。其主要思想是 ：從可測性的觀 點(diǎn)出發(fā)，對電路結(jié)構(gòu)提出一定的設(shè)計(jì)規(guī)那么， 使得所設(shè)計(jì)的電路更容易測試。 結(jié)構(gòu)化設(shè)計(jì)方法 可以應(yīng)用到所有的設(shè)計(jì)中去， 通常具有一套設(shè)計(jì)規(guī)那么， 主要有內(nèi)建自測(BIST)和掃描技術(shù)兩 種技術(shù)。 結(jié)束語： 本文對內(nèi)建自測試與其他測試方法的異同， 以及內(nèi)建自測試的結(jié)構(gòu)和幾種測試生成進(jìn)行了介 紹， 隨著電路集成規(guī)模的不斷增大， 內(nèi)建自測試在電路設(shè)計(jì)自動化中的作用越來越顯著， 特 別對SOC勺測試影響較大，雖然內(nèi)建自測試會浪費(fèi)較大的芯片空間資源， 假設(shè)它與其他的方法 結(jié)合使用， 將大大降低測試難度。 隨著電路規(guī)模的不斷開展， 對電路的測試提出了更大的挑

13、戰(zhàn)，相信在不久的將來集成電路測試也將會有很大的突破。 參考文獻(xiàn)： 【 1 】 雷紹充等 . 超大規(guī)模集成電路 M. 電子工業(yè)出版社 .2021.05. 【 2】 Yoshiyuki Nakamura1,Jacob Savir,Hideo Fujiwara1.BIST Pretest of ICs: Risks and BenefitsC.VLSI Test Symposium,2006.Proceedings.24th IEEE: 6 pp.-149. 【 3】 AbhijitGhosh ， SrinivasDevadas ， RiehardNewton.Sequential Test Generation At the Register Transfer and LogieLevels ， IEEE0738 IO0 x/90/006/05802006:31-42. 【4】 劉佳松.內(nèi)建自測試(BIST)簡介J.微電子測試.1994(4) 【 5】 汪 瀅 , 辛?xí)詫?, 王 宏 , 馬紀(jì)