武科大EDA試卷及答案

1、武科大EDA系統(tǒng)設(shè)計(jì)試卷及答案一、單項(xiàng)選擇題：（20分）1IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi) D _。A .瘦IP     B.固IP      C.胖IP        D.都不是2綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_ D _是錯(cuò)誤的。A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；B.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可

2、與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可理解為一種映射過(guò)程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。3大規(guī)模可編程器件主要有FPGA、CPLD兩類(lèi)，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。A. FPGA全稱為復(fù)雜可編程邏輯器件；B. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。4進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是_C_。A.按順序完成； B.比變量更快

3、完成；C.在進(jìn)程的最后完成； D.都不對(duì)。5 VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_ B _。A.器件外部特性；B.器件的內(nèi)部功能；C.器件的綜合約束；D.器件外部特性與內(nèi)部功能。6不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)_ A _。A. 時(shí)序邏輯電路   B. 組合邏輯電路    C. 雙向電路   D. 三態(tài)控制電路7子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_ B _。流水線設(shè)計(jì) 資源共享&#

4、160;邏輯優(yōu)化串行化 寄存器配平關(guān)鍵路徑法A.                                         B. C.                                    

5、;     D. 8下列標(biāo)識(shí)符中，_ B _是不合法的標(biāo)識(shí)符。A. State0        B. 9moon        C. Not_Ack_0     D. signall9關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_ A _。A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E110下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：_ B _。A. Max+Plus II B. ModelSimC. Qu

6、artus II D. Synplify二、EDA名詞解釋?zhuān)瑢?xiě)出下列縮寫(xiě)的中文（或者英文）含義：（14分）1.  LPM                參數(shù)可定制宏模塊庫(kù)2.  RTL                寄存器傳輸級(jí)3.  UART        串口（通用異步收發(fā)器）4.  ISP        

7、0;       在系統(tǒng)編程5.  IEEE               電子電氣工程師協(xié)會(huì)6.  ASIC               專(zhuān)用集成電路7.  LAB                邏輯陣列塊三、VHDL程序填空：（10分）LIBRARY IEEE;    

8、0;                                           - 8位分頻器程序設(shè)計(jì)USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE IS    PORT (   CLK: IN STD_LOGIC;   

9、            D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);             FOUT: OUT STD_LOGIC  );END;ARCHITECTURE one OF PULSE IS    SIGNAL   FULL : STD_LOGIC;BEGIN        P_REG

10、: PROCESS(CLK)                VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN       IF CLKEVENT AND CLK = 1 THEN       IF CNT8 = "11111111" THEN         CNT8 := D; 

11、60;-當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器CNT8      FULL <= '1' -同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平                     ELSE   CNT8 := CNT8 + 1;  -否則繼續(xù)作加1計(jì)數(shù)      FULL <= '0'

12、60;    -且輸出溢出標(biāo)志信號(hào)FULL為低電平         END IF;   END IF;   END PROCESS P_REG;   P_DIV: PROCESS(FULL)   VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN     CNT2

13、 <= NOT CNT2; -如果溢出標(biāo)志信號(hào)FULL為高電平，D觸發(fā)器輸出取反   IF CNT2 = '1' THEN FOUT <= '1'   ELSE      FOUT <= '0'    END IF;    END IF;    END PROCESS P_DIV;END;四、VHDL程序改錯(cuò)：（10分）01        L

14、IBRARY IEEE ;02        USE IEEE.STD_LOGIC_1164.ALL ;03        USE IEEE.STD_LOGIC_UNSIGNED.ALL;04        ENTITY LED7CNT IS05                PORT ( CLR : IN  STD_LOGIC;06   

15、60;                   CLK : IN STD_LOGIC;07                        LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)  ) ;08        END LED7CNT;     09

16、0;       ARCHITECTURE one OF LED7CNT IS10                SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11        BEGIN            12                C

17、NT:PROCESS(CLR,CLK)13                BEGIN        14                        IF CLR = '1' THEN15                  

18、0;             TMP <= 0;16                        ELSE IF CLK'EVENT AND CLK = '1' THEN17                              &#

19、160; TMP <= TMP + 1;18                        END IF;  19                END PROCESS;20                OUTLED:PROCESS(TMP)21      &#

20、160;         BEGIN        22                        CASE  TMP  IS23                             

21、;   WHEN "0000" =>  LED7S <= "0111111" ;24                                WHEN "0001" =>  LED7S <= "0000110" ;25       

22、60;                       WHEN "0010" =>  LED7S <= "1011011" ;26                                WHEN "0011" => 

23、 LED7S <= "1001111" ;27                                WHEN "0100" =>  LED7S <= "1100110" ;28                   

24、60;           WHEN "0101" =>  LED7S <= "1101101" ;29                                WHEN "0110" =>  LED7S <= "1111101" ;30&

25、#160;                               WHEN "0111" =>  LED7S <= "0000111" ;31                                WHE

26、N "1000" =>  LED7S <= "1111111" ;32                                WHEN "1001" =>  LED7S <= "1101111" ;33            &

27、#160;                 WHEN OTHERS =>  LED7S <= (OTHERS => '0');34                        END CASE;35                END PROCESS;36

28、60;       END one;在程序中存在兩處錯(cuò)誤，試指出，并說(shuō)明理由：提示：在MAX+PlusII 10.2上編譯時(shí)報(bào)出的第一條錯(cuò)誤為：Error:Line 15: File */led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”第 15 行， 錯(cuò)誤：整數(shù)0不能直接賦值給TMP矢量改正：TMP <= (OTHERS => 0);第 16 行， 錯(cuò)誤：ELSE IF 缺少一條對(duì)應(yīng)的END IF語(yǔ)句改正：將ELSE IF 改為關(guān)鍵字ELSIF第2頁(yè)

29、  共5頁(yè)五、VHDL程序設(shè)計(jì)：（16分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來(lái)描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。(a) 用if語(yǔ)句。 (b) 用case 語(yǔ)句。 (c) 用when else 語(yǔ)句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux is     Port ( sel : in std_logic_vector(1 downto 0);    - 選擇信號(hào)輸入     

30、       Ain, Bin : in std_logic_vector(1 downto 0);    - 數(shù)據(jù)輸入            Cout : out std_logic_vector(1 downto 0) );End mymux;Architecture one of mymux isBegin        Process (sel, ain, bin)        Begin

31、0;               If sel = “00” then cout <= ain and bin;                Elsif sel = “01” then cout <= ain xor bin;                Elsif sel = “10” then cout <= not ain;  &

32、#160;             Else cout <= not bin;                End if;        End process;End one;Architecture two of mymux isBegin        Process (sel, ain, bin)        Begin

33、                Case sel is                when “00” => cout <= ain and bin;                when “01” => cout <= ain xor bin;            &

34、#160;   when “10” => cout <= not ain;                when others => cout <= not bin;                End case;        End process;End two;Architecture three of mymux isBegin  

35、0;     Cout <= ain and bin when sel = “00” else                        Ain xor bin when sel = “01” else                        Not ain when sel = “10” else not bin;End

36、 three;六、根據(jù)原理圖寫(xiě)出相應(yīng)的VHDL程序：（10分）Library ieee;Use ieee.std_logic_1164.all;Entity mycir is        Port ( A, B, clk : in std_logic;                        Qout : out std_logic);End mycir;Architecture behave of mycir is&

37、#160;       Signal ta, tb, tc;Begin        tc <= ta nand tb;        Process (clk)        Begin                If clkevent and clk = 1 then            &#

38、160;           Ta <= A;                        Tb <= B;                End if;        End process;        Process (clk, tc) 

39、       Begin                If clk = 1 then                        Qout <= c;                End if;        End process;En

40、d behave;      贛南師范學(xué)院20092010學(xué)年第二學(xué)期期末考試試卷（ A卷）開(kāi)課學(xué)院 物理與電子信息學(xué)院 課程名稱：EDA 技術(shù)基礎(chǔ)考試形式：閉卷 所需時(shí)間 120 分題號(hào)一二 三四五六總 分得分評(píng)卷人 注意事項(xiàng)：1、教師出題時(shí)請(qǐng)勿超出邊界虛線；2、學(xué)生答題前將密封線外的內(nèi)容填寫(xiě)清楚，答題不得超出密封線；3、答題請(qǐng)用藍(lán)、黑鋼筆或圓珠筆。一、單項(xiàng)選擇題（30分，每題2分）1以下關(guān)于適配描述錯(cuò)誤的是 B A適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件B適配所選定的目標(biāo)器件可以不屬于原綜

41、合器指定的目標(biāo)器件系列C適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真D通常，EDAL軟件中的綜合器可由專(zhuān)業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應(yīng)商提供2VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 D 。A器件外部特性 B器件的綜合約束C器件外部特性與內(nèi)部功能 D器件的內(nèi)部功能3下列標(biāo)識(shí)符中， B 是不合法的標(biāo)識(shí)符。AState0B9moon CNot_Ack_0Dsignall4以下工具中屬于FPGA/CPLD集成化開(kāi)發(fā)工具的是 D AModelSim BSynplify Pro CMATLAB DQuartus

42、II5進(jìn)程中的變量賦值語(yǔ)句，其變量更新是 A 。A立即完成 B按順序完成C在進(jìn)程的最后完成 D都不對(duì)6以下關(guān)于CASE語(yǔ)句描述中錯(cuò)誤的是 A ACASE語(yǔ)句執(zhí)行中可以不必選中所列條件名的一條B除非所有條件句的選擇值能完整覆蓋CASE語(yǔ)句中表達(dá)式的取值，否則最末一個(gè)條件句的選擇必須加上最后一句“WHEN OTHERS=><順序語(yǔ)句>”CCASE語(yǔ)句中的選擇值只能出現(xiàn)一次D WHEN條件句中的選擇值或標(biāo)識(shí)符所代表的值必須在表達(dá)式的取值范圍7以下哪個(gè)程序包是數(shù)字系統(tǒng)設(shè)計(jì)中最重要最常用的程序包 B ASTD_LOGIC_ARITH BSTD_LOGIC_1164CSTD_LOGIC_

43、UNSIGNED DSTD_LOGIC_SIGNED8基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入 A 綜合適配時(shí)序仿真編程下載硬件測(cè)試。A功能仿真 B邏輯綜合 C配置 D引腳鎖定9不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)： D A三態(tài)控制電路B條件相或的邏輯電路C雙向控制電路D時(shí)序邏輯電路10下列語(yǔ)句中，屬于并行語(yǔ)句的是 A A進(jìn)程語(yǔ)句 BIF語(yǔ)句 CCASE語(yǔ)句 DFOR語(yǔ)句11綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中， C 是錯(cuò)誤的。A綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPL

44、D的基本結(jié)構(gòu)相映射的網(wǎng)表文件B綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的C綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)D為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束12CPLD的可編程是主要基于什么結(jié)構(gòu) D 。A查找表（LUT） BROM可編程CPAL可編程 D與或陣列可編程13以下器件中屬于Altera 公司生產(chǎn)的是 B AispLSI系列器件 BMAX系列器件CXC9500系列器件 DVirtex系列器件14. 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 D Aif clk'event and c

45、lk = '1' thenBif clk'stable and not clk = '1' thenCif rising_edge(clk) thenDif not clk'stable and clk = '1' then15以下關(guān)于狀態(tài)機(jī)的描述中正確的是 B AMoore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)B與Moore型狀態(tài)機(jī)相比，Mealy型的輸出變化要領(lǐng)先一個(gè)時(shí)鐘周期CMealy型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)的函數(shù)D以上都不對(duì)二、EDA名詞解釋?zhuān)瑢?xiě)出下列縮寫(xiě)的中文含義（10分，每題2分）1FPGA：現(xiàn)場(chǎng)可編程門(mén)陣列2HDL

46、：硬件描述語(yǔ)言3LE：邏輯單元4FSM：有限狀態(tài)機(jī)5SOPC：可編程片上系統(tǒng)（可編程單片電子系統(tǒng)）三、程序填空題（20分，每空2分）以下是一個(gè)模為60（059）的8421BCD碼加法計(jì)數(shù)器VHDL描述，請(qǐng)補(bǔ)充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ta IS PORT ( CLK : IN STD_LOGIC ; SHI : OUT INTEGER RANGE 0 TO 9; GE : OUT INTEGER RANGE 0 TO 9) ; END ; AR PROCESS (CLK) CHITECTURE bhv OF ta ISS

47、IGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9; BEGIN BEGIN IF CLK'EVENT AND CLK='1' then IF GE1 = 9 THEN GE1 <= 0 ; IF SHI1=5 THEN SHI1<=0; ELSE SHI1<=SHI1+1; END IF; ELSE GE1 <= GE1+1; END IF; END IF; END PROCESS ; GE <= GE1; SHI <=SHI1;END bhv;四、程序改錯(cuò)題（仔細(xì)閱讀下列程序后回答問(wèn)題，12分）1LIBRA

48、RY IEEE;2USE IEEE.STD_LOGIC_1164.ALL;3ENTITY ga IS 4 PORT ( CLK : IN STD_LOGIC ;5 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 6END CNT10; 7ARCHITECTURE bhv OF ga IS8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 9BEGIN 10 PROCESS (CLK) 11 BEGIN12 IF RISING_EDGE(CLK) begin 13 IF Q1 < “1001” THEN14 Q1 <=

49、 Q1 + 1 ; 15 ELSE 16 Q1 <= (OTHERS => '0'); 17 END IF;18 END IF; 19 END PROCESS ;20 Q <= Q1;21END bhv;程序編譯時(shí)，提示的錯(cuò)誤為：Error: Line 12: File e:myworktestga.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN insteadError: Line 14: File e:myworktestga.vhd:Subprogram error

50、:cant interpret subprogram call請(qǐng)回答問(wèn)題：在程序中存在兩處錯(cuò)誤，試指出并修改正確（如果是缺少語(yǔ)句請(qǐng)指出應(yīng)該插入的行號(hào)）答：（1）第12行有誤，IF RISING_EDGE(CLK) begin 不應(yīng)該是BEGIN 而應(yīng)該是then（2）第14行有誤，Q1 <= Q1 + 1中加號(hào)兩邊數(shù)據(jù)類(lèi)型不一致，應(yīng)該在第2行與第3行間插入U(xiǎn)SE IEEE.STD_LOGIC_UNSIGNED.ALL;五、程序設(shè)計(jì)題（28分）1試用VHDL描述一個(gè)外部特性如圖所示的數(shù)據(jù)選擇器，S為控制端口。（10分）參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOG

51、IC_1164.ALL;ENTITY sjxz IS PORT(a,b:IN STD_LOGIC; s:IN STD_LOGIC; q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF sjxz ISBEGIN PROCESS(a,b,s) BEGIN IF s='0' THEN q<=a; ELSE q<=b; END IF; END PROCESS;END;2.下圖為某一狀態(tài)機(jī)對(duì)應(yīng)的狀態(tài)圖，試用VHDL語(yǔ)言描述這一狀態(tài)機(jī)。（18分）參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTI

52、TY FSM1 IS PORT ( clk,reset,in1 : IN STD_LOGIC; out1 : OUT STD_LOGIC_VECTOR(3 downto 0);END ;ARCHITECTURE bhv OF FSM1 IS TYPE state_type IS (s0, s1, s2, s3); SIGNAL current_state,next_state: state_type:=S0;BEGINP1:PROCESS(clk,reset) BEGIN IF reset = 1 THEN current_state <= s0; ELSIF clk='1

53、9; AND clk'EVENT THEN current_state <=next_state; END IF; END PROCESS; P2: PROCESS (current_state,in1) BEGIN case current_state is WHEN s0 => IF in1='1'THEN next_state<=s1; ELSE next_state<=s0; END IF; WHEN s1 => IF in1='0'THEN next_state<=s2; ELSE next_state<

54、;=s1; END IF; WHEN s2 => IF in1='1'THEN next_state<=s3; ELSE next_state<=s2; END IF; WHEN s3 => IF in1='0'THEN next_state<=s0; ELSE next_state<=s3; END IF; end case; END PROCESS;p3:PROCESS(current_state) BEGIN case current_state is WHEN s0 => out1<="0000&

55、quot; WHEN s1 => out1<="1001" WHEN s2 => out1<="1100" WHEN s3 => out1<="1111" end case; END PROCESS; end bhv; EDA試卷答案一、單項(xiàng)選擇題1、2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_A_綜合適配_B_編程下載硬件測(cè)試。P14A. 功能仿真B. 時(shí)序仿真C. 邏輯綜合D. 配置3. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描

56、述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi)A_。P25A. 軟IPB. 固IPC. 硬IPD. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_D_是錯(cuò)誤的。P15A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程。B. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPL

57、D兩類(lèi)，其中CPLD通過(guò)_A_實(shí)現(xiàn)其邏輯功能。P42A. 可編程乘積項(xiàng)邏輯B. 查找表（LUT）C. 輸入緩沖D. 輸出緩沖6. VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_B_。P274A. 器件外部特性B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中_A_不屬于面積優(yōu)化。P238A. 流水線設(shè)計(jì)B. 資源共享C. 邏輯優(yōu)化D. 串行化8. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是_B_。P134A. 立即完成B.

58、在進(jìn)程的最后完成C. 按順序完成D. 都不對(duì)9. 不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)_A_。P147A. 時(shí)序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中_A_占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A. 一位熱碼編碼B. 順序編碼C. 狀態(tài)位直接輸出型編碼D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENT

59、ITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN- 邊沿檢測(cè)IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <=

60、 Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when se

61、l = '1' ELSE B;END bhv;三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOG

62、IC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111111"- 20 WHEN "0001" => LED7S <= "

63、0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" => LED7S <= "1001111"- 23 WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LED7S <= "1101101"- 25 WHEN "0110" =>

64、; LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= "1111111"- 28 WHEN "1001" => LED7S <= "1101111"- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在兩處錯(cuò)誤，試指出，并說(shuō)明理由：第14行 T

65、MP附值錯(cuò)誤第29與30行之間，缺少WHEN OTHERS語(yǔ)句2. 修改相應(yīng)行的程序：錯(cuò)誤1行號(hào)： 9 程序改為： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);錯(cuò)誤2行號(hào)： 29 程序改為：該語(yǔ)句后添加 WHEN OTHERS => LED7S <= "0000000"四、閱讀下列VHDL程序，畫(huà)出原理圖（RTL級(jí)）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;

66、d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b);END ARCHITECTURE fh1;五、請(qǐng)按題中要求寫(xiě)出相應(yīng)VHDL程序1. 帶計(jì)數(shù)使能的異步復(fù)位計(jì)數(shù)器輸入端口：clk時(shí)鐘信號(hào)rst異步復(fù)位信號(hào)en計(jì)數(shù)使能load同步裝載data（裝載）數(shù)據(jù)輸入，位寬為10輸出端口：q計(jì)數(shù)輸出，位寬為10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC

67、_UNSIGNED.ALL;ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );END CNT1024;ARCHITECTURE ONE OF CNT1024 ISBEGINPROCESS (CLK, RST, EN, LOAD, DATA)VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);BEGINIF RST = '1'

68、 THENQ1 := (OTHERS => '0');ELSIF CLK = '1' AND CLK'EVENT THENIF LOAD = '1' THEN Q1 := DATA;ELSEIF EN = '1' THENQ1 := Q1 + 1;END IF;END IF; END IF;Q <= Q1;END PROCESS;END ONE;2. 看下面原理圖，寫(xiě)出相應(yīng)VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_ST