中國海洋大學SOPC重點

1、一、概述1. 常用軟件工具及用途（分工）：Quartus II、SOPC Builder、Niso II IDE、DSP Builder、Matlab2. IP核概念：分類： 用途：3. NISO2軟核處理器特性及其描述：二、VHDL語言1. 程序結構2. 可綜合的順序語句和并行語句三、Sopc硬件開發(fā)1. Sopc最小硬件系統(tǒng)2. Sopc硬件設計流程四、NISO2處理器體系結構1. 體系結構圖為了提高系統(tǒng)性能而采取的措施：三方面2. 異常處理類型及優(yōu)先級3. NISO處理器運行模式1) 調(diào)試模式（Debug Mode）：擁有最大的訪問權限，可以無限制地訪問所有的功能模塊；2) 超級用戶模式

2、（Supervisor Mode）：除了不能訪問與調(diào)試有關的寄存器(bt、ba和bstatus)外，無其它訪問限制；3) 用戶模式（User Mode）：是超級用戶模式功能訪問的一個子集，它不能訪問控制寄存器和一些通用寄存器。五、Avalon總線規(guī)范1. 總線架構與傳統(tǒng)總線架構對比Avalon總線架構：交換式架構，各個主機均有獨立總線，主機只需搶占共享從機，某一時刻可以多個主機與多個從機交換數(shù)據(jù)。傳統(tǒng)總線架構：總線仲裁控制總線主機的總線訪問權，某一時刻只有一個主機使用總線，導致帶寬瓶頸問題。2. 信號類型主從三態(tài)端口信號地址線及好處地址線從主三態(tài)總助3. 傳輸屬性4. 對Avalon總線是同步

3、總線的理解。Avalon接口是一個同步接口協(xié)議：1）Avalon主端口和從端口都與Avalon總線提供的時鐘CLK同步；（Avalon總線只關注其CLK的上升沿時刻的信號值）2）所有的傳輸都與Avalon總線的時鐘CLK同步，并在時鐘CLK的上升沿啟動。（Avalon接口沒有固定的或最高的性能。接口是同步的，可以被總線提供的任意頻率的時鐘驅(qū)動。最高性能取決于外設的設計和系統(tǒng)的實現(xiàn)。不同于傳統(tǒng)的共享總線規(guī)范，Avalon接口沒有指定任何物理和電氣特性）5. Avalon總線提供了一個其他總線接口的超集，是否能夠?qū)⑺型獠刻幚砥鹘涌谛酒囊_映射成Avalon信號類型，從而實現(xiàn)Avalon系統(tǒng)與芯

4、片的連接？為什么？答：不能。因為Avalon總線是哈佛結構的，是為哈佛結構的總線接口提供了一個超集，對非哈佛結構的外設或芯片而言，不能通過簡單的引腳映射直接連接。如8051單片機接口的CAN控制器SJA1000，需要設計總線時序橋接邏輯IP核實現(xiàn)Avalon總線與該控制器的接口。6. Avalon總線、Avalon主外設、Avalon從外設之間的關系及其所帶來的好處。Avalon總線架構：交換式架構，各個主機均有獨立總線，主機只需搶占共享從機，某一時刻可以多個主機與多個從機交換數(shù)據(jù)Avalon外設可以獨立于系統(tǒng)中其它外設進行設計1) Avalon主端口和從端口沒有直接的連接，主、從端口都連到A

5、valon交換架構，由交換架構完成信號的傳遞；2) 主端口和交換架構之間傳遞的信號與從端口和交換架構之間傳遞的信號可能有很大的不同。3) 主從端口對的主端口和從端口可以有不同的傳輸屬性。Avalon總線同主/從端口通信使用各自端口指定的屬性。7. Avalon端口支持的傳輸屬性8. 從端口傳輸（重點掌握）1) 基本讀/寫傳輸2) 具有固定/可變等待周期的讀/寫傳輸3) 具有建立時間、固定等待周期的讀傳輸；具有建立時間、固定等待周期、保持時間的寫傳輸9. SOPC實驗開發(fā)平臺的CAN控制器接口IP核設計六、DSP開發(fā)技術1. 開發(fā)流程圖1) 設計輸入和模型仿真：利用Simulink建立一個模型文

6、件（mdl文件），調(diào)用DSP Builder和其它Simulink庫中的模塊，構成系統(tǒng)級(算法級)設計；利用Simulink的圖形化仿真、分析功能，分析設計模型的正確性，完成模型仿真。該步設計與一般的Simulink建模仿真沒區(qū)別。2) 轉(zhuǎn)化模型文件到硬件描述語言文件：利用SignalCompiler模塊完成模型文件到硬件描述語言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的HDL文件是RTL級（寄存器傳輸級，可綜合的格式）。3) RTL級仿真：自動流程：ModelSim仿真；手動流程：使用其它的仿真工具 手動地進行仿真。4) RTL級綜合、網(wǎng)表產(chǎn)生、適配、時序仿真：自動流程：自動調(diào)用Quartus II等EDA軟件

7、；手動流程：允許用戶選擇相應的軟件來完成，手動流程需要更多的干預，同時提供了更大的靈活性。5) 設計編譯和下載：在Quartus II中編譯用戶的設計，設計下載，測試驗證。2. FIR濾波器設計1) 按FIR原理的一般設計采用16個移位寄存器、17個乘法器、1個加法器實現(xiàn)，實現(xiàn)簡單、直觀，但占用邏輯資源多。 2) 邏輯復用設計數(shù)據(jù)緩存采用RAM緩存,在數(shù)據(jù)存儲地址發(fā)生器的控制下，數(shù)據(jù)緩存RAM為一個環(huán)形存儲，實現(xiàn)數(shù)據(jù)移位寄存的功能，避免長序列移位寄存器因電路延遲工作不正常的問題；采用一個乘法器和累加器完成一個CLK1采樣周期內(nèi)緩存數(shù)據(jù)與濾波系數(shù)的運算，運算時鐘CLK2是采樣時鐘CLK1的16倍

8、頻以上。減少了乘法器、加法器的數(shù)量，從而減少了邏輯資源的占用。七、軟件設計流程1. 處理器軟件開發(fā)提供的主要功能：工程管理器、編輯器和編譯器、調(diào)試器、閃存編程器2. 軟件開發(fā)流程3. 閃存編程器可燒寫閃存類型4. HAL為設備驅(qū)動提供的服務層次以及描述1) 通用設備模型和驅(qū)動程序：通用設備模型是HAL強大功能的核心，用戶可采用統(tǒng)一的API編程訪問HAL提供通用設備模型的設備。2) 頭文件和訪問函數(shù)：對于部分NIOSII系統(tǒng)外設和一些自定制外設,HAL只提供頭文件和訪問函數(shù)。5. NISO2 IDE工程結構6. 對字符型設備2種訪問方式及編程實例（以串口為例）1) 使用標準輸入、標準輸出和標準錯

9、誤通道訪問字符型設備2) 使用通用的訪問文件的方式訪問字符型設備八、常用外設編程1. Sopc軟硬件協(xié)同設計-SPI接口A/D芯片1) GPIO核接口方案通過GPIO與A/D芯片連接。SPI接口的工作時序由CPU軟件程序模擬，A/D芯片的寄存器訪問也由CPU軟件程序?qū)崿F(xiàn)。特點：硬件資源少，硬件設計簡單，CPU軟件復雜，CPU負擔較重。 2) SPI控制器核接口方案采用SPI控制器IP核連接A/D芯片。SPI的工作時序由硬件邏輯，A/D芯片的寄存器訪問流程由CPU軟件程序?qū)崿F(xiàn)。特點：與GPIO接口方案相比，硬件資源占用較大，CPU不需要處理SPI的訪問時序，在一定程度上減輕了CPU的負擔。 3)

10、 “用戶自定制外設”接口方案采用用戶自定制外設實現(xiàn)A/D芯片與Avalon總線的連接。SPI控制器負責與A/D芯片的SPI接口時序，A/D采樣控制器負責A/D芯片的寄存器訪問流程，CPU通過訪問數(shù)據(jù)緩存獲得采樣數(shù)據(jù)。特點：與GPIO方案、SPI控制器方案相比，硬件資源占用更大，但CPU軟件的負擔進一步減輕，CPU對A/D芯片的訪問就像訪問一個數(shù)據(jù)存儲器。4) 中斷控制器設計（重點掌握）九、系統(tǒng)高級開發(fā)技術1. 用戶定制指令體系結構2. 用戶定制builder元件的硬件設計十、作業(yè)題1. 整理理解NIOSII處理器的各個配置參數(shù)的含義與效果2. 模型仿真、RTL級仿真、時序仿真的理解；3. 舉例說明為什么在模型仿真、RTL級仿真后還需要時序仿真？答：以多進制移位寄存器設計