最新EDA-VerilogHDL期末必考試題資料

1、精品文檔精品文檔、填空題（10分,每小題1分）1. 用EDA技術進行電子系統(tǒng)設計的目標是最終完成ASIC的設計與實現(xiàn)。2. 可編程器件分為 FPGA 和CPLD 。3. 隨著EDA技術的不斷完善與成熟，自頂向下的設計方法更多的被應用于 Verilog HDL 設計當中。4. 目前國際上較大的 PLD器件制造公司有 Altera 和Xilinx公司。5. 完整的條件語句將產生 組合電路，不完整的條件語句將產生時序 電路。6. 阻塞性賦值符號為=，非阻塞性賦值符號為<= 。、選擇題（10分，每小題2分）1. 大規(guī)?？删幊唐骷饕?FPGA、CPLD兩類，下列對FPGA結構與工作原理的描述中

2、，正確的是 C。A . FPGA全稱為復雜可編程邏輯器件；B FPGA是基于乘積項結構的可編程邏輯器件；C基于SRAM的FPGA器件，在每次上電后必須進行一次配置；D .在Altera公司生產的器件中，MAX7000系列屬FPGA結構。2. 基于EDA軟件的FPGA / CPLD設計流程為：原理圖/HDL文本輸入 - 綜合-_ -一適配一編程下載一硬件測試。正確的是B。功能仿真時序仿真邏輯綜合配置分配管腳A . B .C.D .3. 子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化。流水線設計 資源共享邏輯優(yōu)化串行化 寄存

3、器配平 關鍵路徑法A .B . C.D .4. 下列標識符中，A 是不合法的標識符。A. 9moonB. State0C. Not Ack 0D. sig nail5. 下列語句中，不屬于并行語句的是： DA.過程語句B. assign語句 C.元件例化語句 D. case語句三、EDA名詞解釋（10分）寫出下列縮寫的中文含義：ASIC :RTL :FPGA:SOPC:CPLD :LPM :EDA :IEEE:IP:ISP:四、簡答題（10分）1. 簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別（本題 4分）2. 簡述有限狀態(tài)機FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機的狀態(tài)編碼風格主要有哪三種？ FS

4、M的三段式描述風格中，三段分別描述什么？（本題 6分）五、程序注解（20分,每空1分）module AAA （ a ,b ）; output a ;input 6:0 b ;reg2:0 sum;integer i;reg a ;always （b）sum = 0;for(i = 0;i<=6;i = i+1)if(bi)sum = sum+1; if(sum2) a = 1; elsea = 0; enden dmodule本程序的邏輯功能是：。四、VerilogHDL 語言編程題(1、2小題10分，3小題20分)要求：寫清分析設計步驟和注釋。1. 試用Verilog HDL描述一個帶

5、進位輸入、輸出的 8位全加器。端口： A、B為加數(shù)，CI為進位輸入，S為和，CO為進位輸出2. 編寫一個帶異步清零、異步置位的 D觸發(fā)器。端口： CLK為時鐘，D為輸入，CLK為清零輸入端，SET為置位輸入端；Q輸出端3. 設計一個帶有異步復位控制端和時鐘使能控制端的10進制計數(shù)器。端口設定如下：輸入端口： CLK :時鐘，RST：復位端，EN:時鐘使能端，LOAD :置位控制端,DIN :置位數(shù)據(jù)端；輸出端口： COUT:進位輸出端，DOUT :計數(shù)輸出端。、填空題(每空2分，共20 分)1、ASIC2、FPGA 和 CPLD 。3、自頂向下4、 Altera和 Xilinx5、 組合時序精

6、品文檔6、二 <=、選擇題（10分，每小題2分）1、C 2、 B3、B4、A 5、DEDA名詞解釋（10分）ASIC專用集成電路RTL寄存器傳輸級FPGA現(xiàn)場可編程門陣列SOPC可編程片上系統(tǒng)CPLD復雜可編程邏輯器件LPM參數(shù)可定制宏模塊庫EDA電子設計自動化IEEE電子電氣工程師協(xié)會IP知識產權核ISP在系統(tǒng)可編程四、簡答題（10分）1、簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別（本題 4分）。答：非阻塞（non-blocking）賦值方式（b<= a）:b的值被賦成新值a的操作，并不是立刻完成的，而是在塊結束時才完成； 塊內的多條賦值語句在塊結束時同時賦值；硬件有對應的電路。阻

7、塞（blocking）賦值方式（b = a）:b的值立刻被賦成新值a；完成該賦值語句后才能執(zhí)行下一句的操作；硬件沒有對應的電路，因而綜合結果未知。2、 簡述有限狀態(tài)機 FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機的狀態(tài)編碼風格主要有哪三種？FSM 的三段式描述風格中，三段分別描述什么？（本題 6分）答：Mearly型，Moore型；前者與輸入與當前狀態(tài)有關，而后者只和當前狀態(tài)有關；Bin ary，Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；五、程序注解（20分,每空1分）sum = 0;sum初值為0module AAA （ a ,b ）; 定義模塊名為 AAA，端口為a，bout

8、put a ;定義a為輸出端口in put 6:0 b ;定義b為輸出端口，b為7位二進制數(shù)reg2:0 sum;sum為reg型變量，用于統(tǒng)計贊成的人數(shù)in teger i;定義整型變量i為循環(huán)控制變量reg a ;定義a為寄存器變量always (b)過程語句，敏感變量為bbegin語句塊精品文檔精品文檔for(i = 0;i<=6;i = i+1) for 語句，統(tǒng)計 b 為 1 的個數(shù)if(bi)條件語句sum = sum+1;只要有人投贊成票，則sum加1if(sum2) a = 1;若超過4人贊成，則表決通過elsea = 0;若不到4人，則不通過enden dmodule本

9、程序的邏輯功能是：7人投票表決器六、VerilogHDL編程題（1、2小題10分，3小題20分）要求：寫清分析設計步驟和注釋。1.試用Verilog HDL描述一個帶進位輸入、輸出的 8位全加器。端口： A、B為加數(shù)，CIN為進位輸入，S為和，COUT為進位輸出module add4v(a,b,ci,s,co); in put3:0 a;in put3:0 b;in put ci;output3:0 s;output co;wire3:0 carry;fun cti on fa_s(i nput a,i nput b,i nput ci); fa_s = a A b A ci;endfun c

10、ti onfun cti on fa_c(i nput a,i nput b,i nput ci); fa_c = a & b | a & ci | b & ci;endfun cti onassign s0 = fa_s(a0,b0,ci); assign carry0 = fa_c(a0,b0,ci);assign s1 = fa_s(a1,b1,carry0); assign carry1 = fa_c(a1,b1,carry0);精品文檔精品文檔assign s2 = fa_s(a2,b2,carry1);assign carry2 = fa_c(a2,b2,c

11、arry1);assign s3 = fa_s(a3,b3,carry2); assig n co = fa_c(a3,b3,carry2);en dmodule2編寫一個帶異步清零、異步置位的D觸發(fā)器。module DFF1resets ;output q, qn;input. 1, elk, set, reset;reg q# qn;always (posedge clk or negedge set or negedge reset) beginif ( I reset) beginq=0;qn=l;endelse if ( !set) beginq=l;qn=0;endelsebeginq=d;qn-d；endendendmoduie3.設計一個帶有異步復位控制端和時鐘使能控制端的10進制計數(shù)器。mdule CNT10 (CLK,RST,E N,L OAD,COUT,DOUT,DATA);in put CLK ;in put EN ;in put RST ;input LOAD ;in put 3:0 DATA ;output 3:0 DOUT ;output COUT ;reg 3:0 Q1 ;reg COUT ;assig n DOUT = Q1;always (posedge CLK or n egedge RST) beg inif (!RST)