四位二進(jìn)制加法計(jì)數(shù)器

1、成績(jī)?cè)u(píng)定表學(xué)生姓名郭佳晨班級(jí)學(xué)號(hào)1203060120專業(yè)通信工程課程設(shè)計(jì)題目四位二進(jìn)制加計(jì)數(shù)器評(píng)語(yǔ)組長(zhǎng)簽字：成績(jī)?nèi)掌?014年7月 日課程設(shè)計(jì)任務(wù)書學(xué)院信息科學(xué)與工程學(xué)院專業(yè)通信工程學(xué)生姓名郭佳晨班級(jí)學(xué)號(hào)1203060120課程設(shè)計(jì)題目四位二進(jìn)制加計(jì)數(shù)器(缺 0110,0111,1010,1011 ,)實(shí)踐教學(xué)要求與任務(wù)：1、了解數(shù)字系統(tǒng)設(shè)計(jì)方法2、熟悉VHDL語(yǔ)言及其仿真環(huán)境、下載方法3、熟悉Multisim環(huán)境4、設(shè)計(jì)實(shí)現(xiàn)四位二進(jìn)制加計(jì)數(shù)器(缺 0110,0111,1010,1011)工作計(jì)劃與進(jìn)度安排：第一周 熟悉Multisim環(huán)境及QuartusH環(huán)境，練習(xí)數(shù)字系統(tǒng)設(shè)計(jì)方法， 包括采

2、用觸發(fā)器設(shè)計(jì)和超高速硬件描述語(yǔ)言設(shè)計(jì)，體會(huì)自上而 下、自下而上設(shè)計(jì)方法的優(yōu)缺點(diǎn)。第一周在QuartusH環(huán)境中用VHDL語(yǔ)言實(shí)現(xiàn)四位二進(jìn)制加計(jì)數(shù)器(缺0110,0111,1010,1011)顯示結(jié)果波形，并下載到目標(biāo)芯片上，在實(shí)驗(yàn)箱上 觀察輸出結(jié)果。在Multisim環(huán)境中仿真實(shí)現(xiàn)四位二 進(jìn)制加計(jì)數(shù) 器(缺0110,0111,1010,1011 ),并通過(guò)虛擬器驗(yàn)證其 正確性。指導(dǎo)教師：2014 年7月 日專業(yè)負(fù)責(zé)人：2014年7月 日學(xué)院教學(xué)副院長(zhǎng)：2014年7月 日摘要Quartus II是Altera公司的綜合性 PLD/FPGA開(kāi)發(fā)軟件，支持原理圖、 VHDL、 VerilogHDL

3、以及 AHDL (Altera Hardware Description Language 等多種設(shè)計(jì)輸入 形式，內(nèi)嵌自有的綜合器以及仿真器以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD設(shè)計(jì)流程。Multisim 是 In teractive Image Tech no logies (Electro nics Workbe nch 公司推出 的以Windows為基礎(chǔ)的仿真工具，適用于板級(jí)的模擬/數(shù)字電路板的設(shè)計(jì)工作。 它包含了電路原理圖的圖形輸入、電路硬件描述語(yǔ)言輸入方式，具有豐富的仿真分析能力。Multisim為用戶提供了豐富的元器件，并以開(kāi)放的形式管理元器件， 使得用戶能夠自己添加所需要的元器

4、件。本次數(shù)電課程設(shè)計(jì)使用 Quartus II仿真環(huán)境以及VHDL下載和Multisim仿 真環(huán)境來(lái)編譯實(shí)現(xiàn)四位二進(jìn)制同步減法計(jì)數(shù)器。 在Multisim中選用四個(gè)JK觸發(fā) 器來(lái)實(shí)現(xiàn)四位二進(jìn)制減法計(jì)數(shù)器。 運(yùn)用卡諾圖求解時(shí)序方程。邏輯電路圖中，四 個(gè)小紅燈即為顯示器，從右到左顯示時(shí)序圖中的十二種狀態(tài)，其中，燈亮表示“ 1”， 滅表示“ 0”，從而達(dá)到計(jì)數(shù)目的。關(guān)鍵字：VHDI硬件描述語(yǔ)言、四位二進(jìn)制加計(jì)數(shù)器、QUARTUS、Multisim、目錄一. 課程設(shè)計(jì)目的.1二. 課設(shè)題目實(shí)現(xiàn)框圖.1三. 實(shí)現(xiàn)過(guò)程 .1（一）VHDL勺編譯和仿真 .11. 建立工程 .12. VHDL 源程序43.

5、編譯及仿真過(guò)程 64. 引腳鎖定及下載 .95. 仿真結(jié)果分析 11（二）電路設(shè)計(jì) 111 求驅(qū)動(dòng)方程 122. 基于 Multisim 的設(shè)計(jì)電路圖 .153. 邏輯分析儀顯示的波形 . 154. 仿結(jié)果分析 16四. 設(shè)計(jì)體會(huì) 16五. 參考文獻(xiàn) 17'課程設(shè)計(jì)目的1. 了解同步加計(jì)數(shù)器的工作原理和邏輯功能；2. 學(xué)會(huì)用VHDL語(yǔ)言對(duì)計(jì)數(shù)器進(jìn)行編譯和仿真;3. 掌握Quartusll的使用方法；4. 掌握Multisim的使用方法。狀態(tài)圖0000 01A1111 110】、課程設(shè)計(jì)實(shí)現(xiàn)框圖0010 0011 100 -010114葉 110 001 T000（缺少 0110,011

6、1,1010，1011）三、實(shí)現(xiàn)過(guò)程(一 )VHDL的編譯和仿真1. 建立工程創(chuàng)建一個(gè)工程，具體操作過(guò)程如下：(1) 點(diǎn)擊File - > New Project Wizard 創(chuàng)建一個(gè)新工程，如圖1;圖1(2) 點(diǎn)擊Next,為工程選擇存儲(chǔ)目錄、工程名稱、頂層實(shí)體名等，并點(diǎn)擊Next,若目錄不存在，系統(tǒng)可能提示創(chuàng)建新目錄，如圖2所示，點(diǎn)擊“是”按鈕創(chuàng)建新目錄;圖2(3) 系統(tǒng)提示是否需要加入文件，在此不添加任何文件，如圖3；Select he iJeian Hiles- pqu wanl to includE in the goiiEit, Qid Add All In add all

7、 des an file iin Ihu project Lfaeciury to Ikit? pojkicL. IM 歸 j»u ca-i 呂軻"ddd design files to Lpt? pujeci: LiteFile name£ifcc nfliincSpecify lhe oath names of any nan defauk libraiicsV.衛(wèi) ackFioii xJh. | 眼梢圖3(4) 點(diǎn)擊Next，進(jìn)入設(shè)備選擇對(duì)話框，如圖4,這里選中實(shí)驗(yàn)箱的核心芯片CYCLONE 系列 FPGA 產(chǎn)品 EP1C6Q240C8;(5) 點(diǎn)擊Next

8、，系統(tǒng)顯示如圖5,提示是否需要其他EDA工具，這里不選任何其他工具;Ww Prnipft Wi7ardl： FRA Tool Settings page 4 of 5Speedy tie JtFwr EDA tools - in dddkion to theQuartix II :offwane - used vjith the prqecr.廠iEDAd頤戀誠(chéng)逐迎矗制濁di；iFafmat: |E&lF廠 Not cvaiabf=廠 EDAsirrulariontod;zllForm孔 |VHDL 廠 Not avalabfejJ廠 EDA timrigtootAFnmn卄 IjJF

9、- Mt irvalcibbt B址k | Hbtt FifdMh | 取睛 |圖5(6) 點(diǎn)擊Next后，系統(tǒng)提示創(chuàng)建工程的各屬性總結(jié)，若沒(méi)有錯(cuò)誤，點(diǎn)擊Finish, 工程創(chuàng)建向?qū)⑸梢粋€(gè)工程，在窗口左側(cè)顯示出設(shè)備型號(hào)和該工程的基本信 息等。2. VHDL源程序 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;en tity coun t16 isport(cp,r:in std_logic;q:out stdo gic_vector(3 dow nto 0);end coun t16;arc

10、hitecture behavioral of coun t16 is signal count:std_logic_vector(3 downto 0); beginprocess(cp,r)beginif r='0' then count<="0000"elsif cp'event and cp='1' thenif count="0101" thencount<="1000"else count<=count+1;if count="1001" the

11、n count<="1100"else count<=count+1;end if;end if;end if;end process;q<=count;end behavioral ;3. 編譯和仿真過(guò)程（ 1）點(diǎn)擊 File->New 創(chuàng)建一個(gè)設(shè)計(jì)文件，選擇設(shè)計(jì)文件的類型為 VHDL File， 如圖 6；(2) 在編輯窗口中編輯程序，如圖 7;Aron m.TlA 皿mL卵gzawtnrtf ? iIoxie: 1 J rR4 mwcli "軸蘭 il LiKWSJ卜:旳I母冷；.出.斗 A 叱 g hiTr, -vs-rp ) .n

12、 :r 社“ X ?AL"-NFev7 Jh*_ Jll 土 4 沁 嗎 »IJfMi“ »i iiriij,i I*ps wrSt v*圖7(3) 輸入程序后，存盤；(4) 點(diǎn)擊Process in g->Start Compilatio n編譯該文件，系統(tǒng)將開(kāi)始編譯，結(jié)束后,給出提示信息和編譯結(jié)果，如圖8所示：bii£411JL匚*神.i屮童 gim irrcwsri w+i h* 沖E :«idd!elFlm幕罰".IB FL-I jSAih'liwi 1 svlhR. | F M_| d-i I Im- 3_|

13、! 4»擊*廠戸:*, 巳卜pfa Fin L mlLbLiiPr<T 業(yè)41*H 'VllUiKqr-Lvki !>!？ <h»<hildrtQi II亠4.吐理佩* % >» iM僵m M也|!» 電 L 911 LI IM L4<RF? Ki hiz ¥in»OL 袖ELZkCXT|4Th:*2 0 C C I il ln ' K-. m i o u） q f I（91）(5) 建立時(shí)序仿真文件，選擇“Vector Waveform File”，如圖9;|卜陽(yáng)-f斗L |匸PN

14、F-.I-血 Cvl-rM- i?T3<ri* Bl 為.h dl«> 1二.一 t 5 S 比碩弓三i NB>J"l!MkLIllTZ vlLBFlnFln吧rlMl.Mh 藍(lán)mu左-tMwy 如 MW DwyaOklci *. F <r F4 飾爲(wèi)*I*? 士 vrtTrt«|Hh Fk rdX.I*l«FihWbLAiMna*rhat4| iWf w| 血壬恫他g * 員電*“曜'fir: hsiJlv：ui iwr-Lt ihe! idLL a* : aE t±m -rzrmii： imctvdVifl-

15、lffl' Tpovj piW tWPRLPWIF *PM4-W IWr|r 411*441ZiJr: ZlKfc -*i Zatwi-JfcL Esn lv :arE：djrtvd 0 IT? 忙 Kt Ex 工=!="£ zvJrar |fi i 他：“w 甲L<W4 *W' n.LHS fefrh w 'WIFI-mipifE 門褲*."廣 M圖9(6) 出現(xiàn)的界面中，在 Name空白處擊右鍵，Insert Insert Node or Bus,單擊W呃凸E.,單擊丄，再單擊目oqOK并對(duì)其進(jìn)行仿真，如圖10所示;| 毎 CAM

16、lELritf1!：Cv<1lrtKlfjjjTrstiTIf 1i fir:B ni«R: Em J«i圖11B 4r母 rsiNaBM 電吟I Ftan EuhmvLrLTLnJxrLFLrLTLrLrLrLjrmFTfir TT TIFEngE七 cp i rfr- emwE帀5miLa.T3EC ptr=: |j|f*i JdlHl-l-LaH vtW EDBH IfBtM-E «T KX4M： frtriM H ¥apt!- » 、"卜 一，l 嶺WjP fl Jft di J璋 ”3曰#當(dāng)曲4>卜51；乍(1靠

17、 MwrP rCM»IW 年M曲 f3iEjictpawwTi<>» 古Iff ljuTCIE|：-i|E十E>coijjila Tn j.1 *b-L 出舌 4/ktu EI *芬 P> ail4ti_ ri a ii+!.*H- if - *:-« 卜八-wr驚 pry：H占 blci)| C? -?n" i“l(fā) ;靳二 fi 】、Ed! EM kiluK *1 tutlW.超，"*> Cf.«h Fi hp-MMi t號(hào)riAdb 晦"Hi *謝科豪Hcrkw Flgv Tirnmri1

18、.#8 FE ktnvMi "-tinMfiarEiaimw f Mhp :*ndrt:n II片ir>0| Fh Eir» R:. h-*| Flog/(8)仿真后存盤4.引腳的鎖定及下載各引腳的鎖定如表1所示:信號(hào)名稱引腳cp28q3114q2115qi116qO117r58表1引腳的鎖定和下載分別如圖12和圖13所示:圖135.仿真結(jié)果分析結(jié)果分析：由仿真波形圖可以清晰的看出減法計(jì)數(shù)器的工作過(guò)程，由0000起依次遞加，最后加1111兩個(gè)狀態(tài)。當(dāng)復(fù)位鍵復(fù)位后，回到 0000重新開(kāi)始循環(huán)。2. Multism實(shí)現(xiàn)過(guò)程1 求驅(qū)動(dòng)方程相關(guān)結(jié)構(gòu)示意框圖和狀態(tài)轉(zhuǎn)換圖見(jiàn)上 (

19、二)所示步驟。選擇四個(gè)時(shí)鐘脈沖下 降沿觸發(fā)的JK觸發(fā)器，因要使用同步電路，所以時(shí)鐘方程應(yīng)該為 CP0 CR CP2 CP3 CP(1)求狀態(tài)方程由所示狀態(tài)圖可直接畫出如圖 2.1所示電路次態(tài)Q： 1 Q； 1 Q1n 1 Q01 1的卡諾 圖，再分解開(kāi)便可以得到如圖2.2所示各觸發(fā)器的卡諾圖。要的邏輯門外，沒(méi)有專門的運(yùn)算電路；計(jì)算結(jié)果由電路中的各個(gè)觸發(fā)器記憶和表 示；計(jì)數(shù)器計(jì)滿之后自動(dòng)歸零，若再輸入CP脈沖又會(huì)從零開(kāi)始計(jì)數(shù)，在CP脈沖 作用下，它總是周而復(fù)始循環(huán)工作的。 Q； Q0Q3n£ 1000111100000010010010000110101011000xxxxxxxx11

20、11011110000011111010011100xxxxxxxxn 1b. Q 3的卡諾圖:q：q；Q3n Q2 000111100000000101Lxx11110L1 r1011JxxL.-Jc. q2 1'的卡諾圖: Q：QoQan q20001111000o10oir >10Xr力Xii產(chǎn)1101JJvJio0XXn 1d. Q1的卡諾圖:1n QoQa Q200011110000I10( 、10100XX110廠r1011000XXL 丿e. Q0 1的卡諾圖: Qin QoQa q2000111100011000110XX1110011010XX(2)狀態(tài)方程Q3

21、1Qg： Q31Q21 Qg：Q； 1Q21Q1nQ01 Q3nQ1nQ(n Q31Q21Q1nQ；1Qg； Qg； Q3nQ；Q0qS 1Q01 q3Q；(3)驅(qū)動(dòng)方程JK觸發(fā)器的特性方程 Qn 1 JQn KQn將狀態(tài)方程與特性方程比較，可得驅(qū)動(dòng)方程，如下J3 QMK3QWJ 2Qn Q?QinK2Q0 QQ QQJiQMQ1QTqT)Ki Q0Jo 1Ko12.基于Multisim的設(shè)計(jì)電路圖根據(jù)上面計(jì)算出的結(jié)果的不同J和K值選擇不同的元件進(jìn)行電路的連接。 電路圖3.邏輯分析儀顯示的波形邏輯分析儀顯示的波形如圖15所示:4. 仿真結(jié)果分析結(jié)果分析：由圖15可以清楚地看到在一個(gè)周期內(nèi)，由小到大，依次完成了加計(jì) 數(shù)器的功能。由于缺省了 0110,0111,1010、1011這兩個(gè)狀態(tài)，波形仿真中狀態(tài) 發(fā)生了跳變，即由0101跳變到1000,由1001跳到1100,完成一個(gè)周期計(jì)數(shù)后, 下一周期繼續(xù) 從0000開(kāi)始，不斷循環(huán)往復(fù)。四、設(shè)計(jì)體會(huì)在本次數(shù)字電路課程設(shè)計(jì)中，我受益匪淺。我原本對(duì)二進(jìn)制加法計(jì)數(shù)器這一 節(jié)學(xué)習(xí)不是很透徹，對(duì)于相關(guān)設(shè)計(jì)過(guò)程和分析方法并不大熟練。 在同學(xué)和老師的 講解下，最終還算順利完成。這對(duì)我以后學(xué)習(xí)相關(guān)的課程以及進(jìn)行更高層次的數(shù) 字電路設(shè)計(jì)都奠定了不錯(cuò)的基礎(chǔ)。在設(shè)計(jì)過(guò)程中， 出現(xiàn)了各種各