新課程設(shè)計報告

1、集成電路設(shè)計實踐報告題目：帶使能信號的同步復(fù)位D 寄存器設(shè)計院系：自動化與信息工程學院專業(yè)班級：電子 112學生學號：3110431046學生姓名：王文歡指導(dǎo)教師姓名：王冬芳起止時間：成績：一：設(shè)計任務(wù)1） 依據(jù)帶使能信號的同步復(fù)位D 寄存器時序要求，給出電路圖，完成帶同步復(fù)位的 D 寄存器器由電路圖到晶體管級的轉(zhuǎn)化（需提出至少 2 種方案）；2）繪制原理圖（ Sedit）,完成電路特性模擬（ Tspice，瞬態(tài)特性），給出該寄存器的建立和保持時間；3）遵循設(shè)計規(guī)則完成晶體管級電路圖的版圖，流程如下：版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖）；4）版圖檢查與驗證（ DRC 檢查）

2、；5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。二：電路設(shè)計方案的確定（1）真值表RnEDCLKQQn0XX0101XXX10QQn10X01QQn11001011110110（ 2）第一種方案：晶體管電路根據(jù)三個異或門來實現(xiàn)四輸入的奇偶校驗器。邏輯表達式為Y=ABCD，具體原理圖見附圖。（ 3）第二種方案： CMOS傳輸門由傳輸門實現(xiàn)異或功能， 邏輯表達式也為Y=ABCD，具體原理圖見附圖。兩種方案比較：雖然傳輸們所用晶體管數(shù)量較少，但是其電路連接較為復(fù)雜,所以選擇 CMOS電路實現(xiàn)該功能。三：電路特性仿真及分析（ 1）. 電路特性仿真過程：晶體管級原理圖（ Sedit）- 生成網(wǎng)表（

3、T spice）-仿真 -查看仿真波形 晶體管級版圖（ LEdit90）-生成網(wǎng)表（ T spice） -仿真 -查看仿真波形。（ 2）.具體波形見附圖由仿真波形可看出該電路可以實現(xiàn)奇偶校驗功能，并無失真。四：版圖的布局規(guī)劃及基本單元的設(shè)計（ 1）.CMOS反向器CMOS反相器最小版圖如圖所示： pmos的溝道長 L 為 0.35um，寬 W為 4um，nmos溝道長 L 為 0.35um，寬 W為 2um。在 CMOS方向器中， p 溝道 mos 管作為負載器件， n 溝道 mos管作為驅(qū)動器件。在反相器工作時，輸入從pmos與 nmos串聯(lián)柵極輸入，輸出從pmos與 nmos漏極串聯(lián)輸出。

4、 Pmos的襯底接高電平， nmos的襯底接地。在版圖繪制過程中， 一直遵守各種規(guī)則以把版圖繪制到最小， 并且每畫一個版圖就通過 DRC規(guī)則檢驗錯誤， 提高正確率與效率。 在整體的布局過程中， 盡量有效利用空間，實現(xiàn)空間利用最大化。(2). 兩輸入異或門異或門版圖如圖所示pmos的溝道長 L 為 0.35um，寬 W為 4um，nmos溝道長 L 為 0.35um，寬 W為 2um。在異或門中金屬連線位 0.7um。前面兩部分為 CMOS反相器，后面一部分為四輸入或非門。所用到的 pmos和 nmos長寬尺寸如 COMS所用到的 pmos及 nmos尺寸。在版圖繪制過程中， 遵守各種繪制版圖規(guī)

5、則以把版圖繪制到最小，并且每部分版圖都通過 DRC規(guī)則檢驗錯誤， 提高正確率與效率。 在整體的布局過程中， 盡量有效利用空間，實現(xiàn)空間利用最大化。五：給出實現(xiàn)該電路制造的工藝流程圖在實現(xiàn)工藝中主要是 n 阱 CMOS（反相器）工藝的實現(xiàn)，整個電路均由反相器與pmos、nmos構(gòu)成。具體工藝流程見下圖N 阱的形成柵極的形成源極、漏極的形成閾值調(diào)節(jié)絕緣層的形成接觸孔的形成金屬布線的形成CMOS 反相器 （ N 阱 cmos）工藝的主要流程六：總結(jié)1 ）. 集成電路設(shè)計流程1 、寫出真值表由真值表得出邏輯表達式： 根據(jù)要實現(xiàn)的功能， 寫出真值表并寫出的由真值表得出邏輯表達式。 在這步中要注意將邏輯表

6、達式化到最簡， 并注意將真值表帶入檢驗，防止出錯。2 、繪制原理圖： 根據(jù)邏輯表達式畫出原理圖， 并將其轉(zhuǎn)化為晶體管級的原理圖。在繪制原理圖的過程中，需注意襯底的接法，節(jié)點是否連在了一起，有無脫落。同時也需注意連線是否正確美觀。3 、生成網(wǎng)表： 在生成網(wǎng)表后， 需要添加 spice 模型文件和模擬電路時需要添加的電源及命令。在添加輸入命令是要注意延時時間，上升時間，下降時間，不能太大，要不出來的波形看著不夠明顯。 而周期可盡量不同， 這樣生成的網(wǎng)表更具有可操作性及美觀性。4 、繪制版圖：在繪制版圖過程中，一定要注意各種器件的接法，用到的材料，要確保輸入輸出是否接在應(yīng)該接的那層金屬上。 要注意各

7、種規(guī)則， 并且能夠在遵守規(guī)則的同時合理安排利用版圖空間， 例如：如金屬線寬度、 金屬線與金屬線之間的間隔。 柵極的最小寬度以及必須超出有源區(qū)的長度 0.9um 等等，最后每畫一部分版圖都要用 DRC規(guī)則檢查，防止出錯。5 、后仿真：由版圖生成網(wǎng)表后， 注意添加 spice 模型文件和模擬電路時需要添加的電源及命令。2）、體會在這次課程設(shè)計的過程中， 我遇到了很多困難， 有各種各樣細節(jié)性的問題平時都沒有注意到， 同時我也在課程設(shè)計的過程中發(fā)現(xiàn)了自己的很多不足。 對以前所學的知識理解不夠透徹或者遺忘。 比如奇偶檢驗器原理圖的接法、 需要用到什么器件等等。最后，通過認真看書和同學討論，才解決了問題。

8、光設(shè)計原理圖就用了兩天時間，同時也鍛煉了我的社交能力和團隊合作精神。在這次課程設(shè)計過程中， 不僅將幾學期所學的課本上的知識轉(zhuǎn)化為實際的操作，將理論與實踐很好的結(jié)合起來， 讓我們在透徹理解知識的同時更具備了實踐操作的能力，更是一次很好的實踐機會。 在完成課設(shè)的過程中細心與耐心是不可或缺的，晶體管在連接過程的復(fù)雜與繁多是最考驗人的， 在正確的前提下追求美觀，也是一種敬業(yè)的體現(xiàn)。通過這次課程設(shè)計使我懂得了理論與實踐相結(jié)合的重要性。 只有理論知識是遠遠不夠的， 只有把所學的理論知識與實踐現(xiàn)結(jié)合， 從理論中得出結(jié)論， 才能真正的服務(wù)社會，從而提高自己的實踐動手能力和獨立思考能力。七：設(shè)計結(jié)果匯總版圖信息表格包含內(nèi)容電路單元晶體管數(shù)目版圖尺寸不含 PAD版圖尺寸含 PAD設(shè)計結(jié)構(gòu)層次化備注具體信息其他圖表見附頁課設(shè)