基于Verilog實現(xiàn)一維數(shù)字信號處理算法(FIR濾波器)

1、廣東工業(yè)大學研究生課程考試試卷封面 學院： 題號分數(shù)12345678合計平時成績總評成績開課單位： 專業(yè)： 姓名： 學號：考試科目: 學生類別：考試時間: 第 周星期 ( 年 月 日)開課學期： 年秋季任課教師： 說明：1.以上左欄學生填寫,右欄老師填寫;2.學位課考試的答題均寫在答題紙上,考查課若無課堂考試可不用答題紙，但仍應填寫此頁封面;3.平時成績根據(jù)任課教師所寫的課程教學大綱規(guī)定評定； 4.任課教師評完分后從網(wǎng)上錄入成績，再打印成績單一式兩份連同試卷、答題紙交教務員保管（保管四年）。1.設計內(nèi)容本設計是一個基于FPGA的一維數(shù)字信號處理算法的FIR的設計，設計使用Verilog語言編寫

2、FIR濾波器的模塊，通過編譯和綜合，并通過MATLAB和modelsim仿真對比驗證設計結果。2.設計原理有限沖擊響應(FIR)濾波器和無限沖擊響應(IIR)濾波器廣泛應用于數(shù)字信號處理系統(tǒng)中。IIR數(shù)字濾波器方便簡單,但它相位的線性,要采用全通網(wǎng)絡進行相位校正。圖象處理以及數(shù)據(jù)傳輸,都要求信道具有線性相位特性,而有限沖擊響應(FIR)濾波器既具有嚴格的線性相位,又具有任意的幅度。與此同時FIR濾波器還具有以下優(yōu)點：(1)FIR濾波器的單位抽樣響應是有限長的, 在有限z平面上不存在極點，其運算結構中不存在反饋支路，即沒有環(huán)路，因而濾波器性能穩(wěn)定。(2)只要經(jīng)過一定的延時,任何非因果有限長序列都

3、能變成因果的有限長序列,因而能用因果系統(tǒng)來實現(xiàn)。(3)FIR濾波器由于單位沖擊響應是有限長的,因而可用快速傅里葉變換(FFT)算法來實現(xiàn)過濾信號,可大大提高運算效率,因此越來越受到廣泛的重視。如果的長度為N，則它的系統(tǒng)函數(shù)和差分方程一般具有如下形式：根據(jù)差分方程直接畫出FIR濾波器的結構，稱為直接型結構。如圖所示：圖2.1 FIR濾波器直接結構FIR濾波器的特點：(1)系統(tǒng)的單位沖擊響應h(n)在有限個n值處不為零。(2)系統(tǒng)函數(shù)H(z)在|z|>0處收斂,極點全部在z=0處(穩(wěn)定系統(tǒng))。(3)結構上主要是非遞歸結構,沒有輸出到輸入的反饋,但有些結構中(例如頻率抽樣結構)也包含有反饋的遞

4、歸部分。對線性時不變系統(tǒng)保持線性相位的條件是：單位脈沖響應為偶對稱或奇對稱。即：為設計線性濾波器，應保證h(n)為對稱的。1）若N為偶數(shù)，其線性相位FIR濾波器的對稱結構流圖：圖2.2 若N為偶數(shù)線性相位FIR濾波器的對稱結構流圖圖中：“ +1 ” 對應偶對稱情況，“ -1 ” 對應奇對稱情況。當n為奇數(shù)時，最后一個支路斷開。2）若N為奇數(shù)，其線性相位FIR濾波器的對稱結構流圖：圖2.3 N為奇數(shù)線性相位FIR濾波器的對稱結構流圖在本設計中，我們采用線性FIR低通濾波器，所采用的階數(shù)N=8，所以是偶對稱的，估采取圖2.2的結構，其中“±1“取“1”。3.設計思路由上面的FIR濾波器的

5、對稱結構流圖，可知要在FPGA上實現(xiàn)FIR濾波器，首先要確定濾波器的抽頭系數(shù)h（n）。其系數(shù)的確定，我們可以通過兩種辦法來實現(xiàn)：第一種就是通過MATLAB編寫FIR濾波器程序，然后直接導出抽頭系數(shù) “h（n）”；另外一種辦法就是使用MATLAB自帶的FDATOOL簡便地設計一個FIR濾波器，然后導出系數(shù)。考慮到要更直觀地描述FIR濾波器的設計，我采用了第一種方法，用編寫MATLAB代碼的方式設計一個FIR低通濾波器。設計好濾波器后，接著就是準備一維數(shù)字信號（語音信號），通過濾波器的濾波，看能把語音信號中的高頻的信號濾除，只剩下低頻的信號，從而驗證濾波器的性能。然后再把語音信號保存起來，以供后面

6、驗證用Verilog設計的FIR濾波器模塊使用。這里面涉及到怎樣讀取音頻文件的問題，這就需要了解音頻文件的格式（.wav），每個音頻文件都有文件頭，這個文件頭就包含了音頻文件的很多像類似采樣率這樣的信息。文件頭后就是具體的語音信號。做好準備工作后，就可以在QUARTUSII里面編寫Verilog代碼了。由于是硬件描述語言，所以設計的思路很簡單，就是通過把輸入序列移位，然后首位對稱相加再乘以抽頭系數(shù)，然后把相乘結果再相加最后給輸出。其中涉及的難點是FPGA對有符號小數(shù)的乘法處理部分。在QUARTUSII編寫好模塊之后，就要用到modelsim來對設計進行仿真。對于仿真信號的輸入，我們可以添加一個

7、altera的romIP核來存放之前用MATLAB讀取的語音信號，然后通過時鐘的驅動一個一個輸入到FIR濾波器模塊，最后在modelsim中顯示濾波器的輸出結果，同時把濾波器的輸出結果保存起來，以備最后用來跟用MATLAB設計的濾波器的結果作對比。驗證的最后一步，就是要把modelsim輸出的仿真結果用MATLAB進行繪圖，和之前MATLAB的仿真輸出結果進行比較，從而驗證濾波器的設計是否成功。4.設計過程1）用MATLAB仿真FIR濾波器用MATLAB仿真設計線性FIR濾波器，首先要確定其指標，在本設計里，我們規(guī)定濾波器的指標如下：階數(shù)N=8，截止頻率為12.5Hz。用加漢明窗函數(shù)的方法設計

8、FIR濾波器。根據(jù)此可以編得MATLAB代碼如下：據(jù)此可以求得濾波器抽頭系數(shù)h（n）為：h = 0.0028 0.0298 0.1259 0.2325 0.2325 0.1259 0.0298 0.0028由于FPGA不支持浮點數(shù)的運算，所以我們采用定點數(shù)的格式來量化抽頭系數(shù)。對于16位的輸入數(shù)據(jù)，我們這里采用Q11的定點小數(shù)格式，即11位小數(shù)位，4位整數(shù)位，1位符號位。將抽頭系數(shù)乘以211可得：b = 5 60 257 476 476 257 60 5這樣我們就得到了8階FIR濾波器的量化系數(shù)了。確定好FIR濾波器的系數(shù)了，再接著就是準備需要處理的語音信號作為FIR濾波器的輸入數(shù)據(jù)。語音信號

9、是以.wav格式存儲的音頻文件，這種格式的音頻文件，都是有文件頭的，文件頭里包含許多有用的信息，例如，采樣頻率、聲道數(shù)、文件長度等這類的詳細信息。所以要想準確的讀取的語音信號的采樣值，必須知道音頻信號的格式。在這里，采用了自定義函數(shù)read_wav讀取.wav格式的音頻文件的方式讀取語音信號。用讀取的語音信號分別與濾波器系數(shù)進行卷積運算，可以得到濾波器后的結果。代碼和結果如下圖所示：圖4.1 MATLAB仿真FIR的輸入波形以及輸出波形對照通過簡單分析上述處理前后的對照圖的結果，可以看出，其信號的高頻部分可得到濾除，而低頻部分會無失真地保留。然后將讀取的語音信號以十六進制的方式保存起來，為驗證

10、后面用FPGA設計濾波器提供輸入。具體實現(xiàn)代碼如下：圖4.2 對語音信號的采樣點以十六進制保存到txt文件中2）用verilog編寫FIR濾波器模塊本設計中，整個Verilog程序可以分為三個部分：FIR濾波器主程序、有符號小數(shù)的乘法模塊以及modelsim仿真的TestBench代碼。其中關鍵程序就是有符號小數(shù)的乘法處理模塊。（1）FIR濾波器主程序：其主程序的變量定義如下：其中輸入數(shù)據(jù)和濾波器的抽頭系數(shù)，都是16位，由于輸入序列最大值不超過40，所以相加結果仍然是16位。相乘的結果用32位表示。為了防止相乘再相加后數(shù)據(jù)的溢出，我們在這里把存放相乘再相加的結果擴大了2位，用到34位，然后最后

11、的輸出，在原來的基礎上再擴大1位，35位的輸出。在最后的輸出中，可以把低位去掉，只保留若干高位，但這里只需要仿真出結果便可，所以沒有進行截斷處理，然而在實際工程中，由于數(shù)位的限制，還是要注意這點。FIR主程序就是描述圖2.2的FIR濾波器結構，其行為描述，具體可以用以下代碼實現(xiàn)：其中x1x8通過前一個值對后一個值的賦值，可以實現(xiàn)移位操作；而s1s4是用來存放首位對稱相加的結果；然后y1y4是乘法輸出的結果，通過out1與out2的相加，最后輸出到結果out。其中乘法的運算，我們調用4次乘法模塊（因為線性FIR濾波器是對稱結構，所以可以只進行8/2=4次的乘法運算。（2）有符號小數(shù)的乘法模塊對于

12、有符號的小數(shù)運算，在FPGA里面，其實是和有符號整數(shù)的運算是一樣的。只是定點數(shù)的小數(shù)點的位置，我們需要牢記，在最后輸出結果的時候，要適當?shù)倪M行移位。由于負數(shù)在Verilog中是以補碼形式保存的，所以在輸入16位有符號數(shù)的時候，在進行相乘之前，要把負數(shù)變?yōu)樵a再相乘，而正數(shù)的補碼就是其本身，所以不用轉換。然后把符號位提出來，進行異或運算，得到輸出的符號位，再把有效數(shù)位的原碼進行相乘，最后得到1位符號位和30位相乘結果。為了補全32位，可以在最低位加上一個無關位0。最終輸出如果是負數(shù)，還需要把它變成補碼的形式輸出。至此，一個有符號的小數(shù)乘法運算就完成了。根據(jù)以上思路，我們可以寫出出乘法模塊的代碼：

13、（3）modelsim仿真的TestBench代碼5.分析驗證設計好以上Verilog模塊后，可以進行FPGA的編譯綜合和Modelsim仿真了。結果如下圖所示：圖5.1 modelsim仿真波形為了方便將modelsim的仿真跟MATLAB的仿真作對比，本設計將modelsim的仿真結果保存在txt文件中，然后通過MATLAB讀出這些數(shù)據(jù)，畫圖驗證modelsim的仿真結果是否達標，從而驗證FIR這種一維數(shù)字信號處理算法是否正確。圖5.2 modelsim仿真結果保存在txt文件中執(zhí)行以下MATLAB代碼，讀取modelsim的仿真結果并畫出modelsim仿真結果：圖5.3 分別畫出用matlab仿真和用modelsim仿真后的FIR數(shù)字濾波器的輸出波形圖5.4 比較matlab仿真的輸出波形和modelsim仿真的輸出波形根據(jù)上面這些輸出波形，可以清楚看出，modelsim仿真的輸出波形和MATLAB的輸出波形基本是一致的，可以確定用FPGA設計的一維數(shù)字信號處理的FIR算法正常工作，達到了預期的效果。6.設計總結通過本次設計，我對Verilog這門語言有了更深入的理解和認識，掌握了FPGA