Quartus_II_90基本設計流程_verilogHDL（PPT44頁)

1、Quartus II 基本設計流程Stp1：建立工作：建立工作庫文件夾庫文件夾Stp2：輸入設計：輸入設計項目原理圖項目原理圖/VerilogHDL代代碼碼Stp3：存盤，注：存盤，注意文件取名意文件取名Stp4：創(chuàng)建工程：創(chuàng)建工程Stp5：啟動編譯：啟動編譯Stp6：建立仿真：建立仿真波形文件波形文件Stp7：仿真測試：仿真測試和波形分析和波形分析Stp8：引腳鎖定：引腳鎖定并編譯并編譯Stp9：編程下載：編程下載/配置配置Stp10：硬件測：硬件測試試st1：建立工作庫文件夾（1）新建一個文件夾：）新建一個文件夾：例如：在例如：在D盤建立文件夾盤建立文件夾 mux21a（即即D：mux21

2、a)(2)編輯設計文件并保存：編輯設計文件并保存：FILE-NEW,選擇選擇VerilogHDL FileNew窗口stp2. 編輯設計文件stp3存盤存盤存盤輸入輸入2選選1多路數(shù)據(jù)多路數(shù)據(jù)選擇器的選擇器的VerilogHDL程序，程序，F(xiàn)ILE-SAVE AS(以模塊名為文以模塊名為文件名保存在件名保存在D：mux21a下下(或你所或你所建立的目錄下建立的目錄下)選擇選擇“是是”可自動進入可自動進入下一個階下一個階段段創(chuàng)新工創(chuàng)新工程程選擇選擇“否否”則保存文則保存文件不進入件不進入創(chuàng)建工程創(chuàng)建工程的階段的階段stp4.創(chuàng)建工程 FILE-NEW PROJECT WIZARD1說明創(chuàng)建工程向

3、導所做的事說明創(chuàng)建工程向導所做的事2工程路徑工程名頂層實體名3工程中使用的文件選擇目標器件45使用其他EDA工具這里全為空6顯示剛才的所有設置stp5.啟動全程編譯 Processing-Start Compilation或單擊此按鈕 有錯修改，再編譯直到編譯成功。stp6.建立仿真波形文件（1）打開波形編輯器File-Newstp7.仿真測試和波形分析（2）設置仿真時間Edit-End Timestp7.仿真測試和波形分析（3）波形文件存盤File-Save as 文件名按照默認即可（4）將實體中的端口選入View-Utility windows-Node Finder若若單擊單擊List沒

4、有實體的端口沒有實體的端口出現(xiàn)請查看出現(xiàn)請查看1.當前工程是否正確當前工程是否正確2.是否設計修改后沒有再次是否設計修改后沒有再次編譯編譯鼠標全選拖入stp7.仿真測試和波形分析stp7.仿真測試和波形分析-設置a端口為周期為500ns的時鐘信號（5）編輯輸入波形1鼠標單擊此處，選鼠標單擊此處，選中端口中端口a全部時間域全部時間域2單擊此處打開，單擊此處打開，時鐘窗口時鐘窗口3stp7.仿真測試和波形分析-設置b端口為周期為200ns的時鐘信號（5）編輯輸入波形使用上面同樣方法設置b端口為周期為200ns的時鐘信號stp7.仿真測試和波形分析-設置端口s的輸入波形1.保證光標處于選時間域狀態(tài)2

5、.光標拖動選中s端口的一段時間域3.單擊此處，使其位高電平stp7.仿真測試和波形分析 輸入波形設置如下圖：（不設置輸出端口）stp7.仿真測試和波形分析（6）啟動仿真器Processing-Start Simulation或單擊此按鈕 (7 )觀察仿真結果符合邏輯電路的輸出，證明電路設計正確S為高電平，y輸出a端的低頻信號S為低電平，為低電平，y輸出輸出b端的高頻信號端的高頻信號stp8.引腳鎖定并編譯 規(guī)劃： 自己選擇電路模式：建議選擇模式5 兩個時鐘的輸入分別作為a，b端口的輸入：clock0 連接a輸入端256hz， clock5 連接b輸入接1024Hz s端口可連接到一個按鍵，鍵1

6、 輸出端y接SPEAKER 在發(fā)給大家的資料中，實驗電路結構圖在發(fā)給大家的資料中，實驗電路結構圖NO.5中找中找出圖中對應的信號名：鍵出圖中對應的信號名：鍵1對應對應PIO0 在發(fā)給大家的芯片引腳對照表中查找圖中這些信在發(fā)給大家的芯片引腳對照表中查找圖中這些信號名所對應的目標芯片的引腳號號名所對應的目標芯片的引腳號掃描顯示電路原理圖模式5實驗電路圖查查表表舉舉例例stp8.引腳鎖定并編譯查查表表舉舉例例選擇實驗板上選擇實驗板上插有的目標器件插有的目標器件目目標標器器件件引引腳腳名名和和引引腳腳號號對對照照表表鍵鍵1的引腳名的引腳名鍵鍵1的引腳名的引腳名對應的引腳號對應的引腳號stp8.引腳鎖定

7、并編譯123所設計電路端口實驗結構圖中信號名目標器件引腳號a端口clock0152b端口clock5150s端口PIO018y端口SPEAKER164查圖和查表的結果stp8.引腳鎖定并編譯stp8.引腳鎖定并編譯1.選擇Assignments-Assignment Edit23鼠標雙擊此處，鼠標雙擊此處，選擇端口選擇端口4加入所有引腳加入所有引腳5輸入引腳號輸入引腳號stp8.引腳鎖定并編譯 保存并再編譯也可使用工具欄中的按鈕進行編譯Tools-programmer或按 確認硬件設置:如果Hardware Setup為No Hardware，先接上USB下載線，打開電源，然后按下述操作即可1

8、2stp9.編程下載/配置3stp10硬件測試 按下和松開鍵1，SPEAKER會發(fā)出不同的尖叫聲，證明電路運行正確。附1：全程編譯前約束項目設置 選擇配置器件的工作方式 Assignments-settings:選擇Device 單擊Device and pin options按鈕配置失敗，自動重新配置選擇配置器件和編程方式配置模式配置器件產(chǎn)生壓縮文件用于下載閑置引腳的狀態(tài)設置雙目標端口設置附2：功能仿真1. Processing-Generate Functional Simulation Netlist2. Assignments-settings:Simualtor settings:S

9、imulation mode:Functional3. Simulation input:確定矢量文件4. Processing-start simulation附3：RTL圖觀察器使用 ToolsNetlist Viewers:RTL Viewer RTL電路簡化：右擊該模塊-Filter-sources或DestinationsCLOCK0CLOCK2CLOCK5CLOCK9目標芯片F(xiàn)PGA/CPLDHEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11數(shù)碼1數(shù)碼2數(shù)碼3數(shù)碼4數(shù)碼5數(shù)碼6數(shù)碼7數(shù)碼8NO.0SPEAKER

10、揚聲器實驗電路結構圖譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器PIO15-PIO12PIO11-PIO8PIO7-PIO2HEX鍵1鍵2鍵3鍵4鍵5鍵6鍵7鍵8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16 CLOCK9CLOCK5CLOCK2CLOCK0SPEAKER揚聲器NO.1PIO11-PIO8PIO15-PIO12PIO48PIO49D15D16HEXHEXPIO32PIO33PIO34PIO35PIO36PIO37PIO38PIO39D1D2D3D

11、4D5D6D7D8實驗電路結構圖譯碼器譯碼器譯碼器譯碼器FPGA/CPLD目標芯片12345678PIO3-PIO0PIO7-PIO4HEXHEX鍵1鍵2鍵3鍵4鍵5鍵6鍵7鍵8PIO39-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16 NO.3實驗電路結構圖譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器D9D16D15D14D13D12D11D10D8D7D6D5D4D3D2D1PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15SPEAKER揚聲器12345678目標芯片F(xiàn)PGA/CPLDPIO0PIO1PIO2

12、PIO3PIO4PIO5PIO6PIO7鍵1鍵2鍵3鍵4鍵5鍵6鍵7鍵8PIO15-PIO8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16CLOCK9CLOCK5CLOCK2CLOCK0PIO8D11D12PIO9D13PIO10D14PIO11D15PIO12PIO13D16D6D5D4D3D2D1D7D8)(12345678實驗電路結構圖NO.6目標芯片F(xiàn)PGA/CPLD揚聲器SPEAKERPIO3-PIO0PIO7-PIO4HEXHEXPIO16PIO13-P

13、IO8PIO23PIO22PIO21PIO20PIO19PIO18PIO17直接與7段顯示器相接PIO46-PIO40PIO38-PIO32PIO30-PIO24PIO22-PIO16PIO46-PIO40 接 g, f, e, d, c, b, a PIO38-PIO32 接 g, f, e, d, c, b, aPIO30-PIO24 接 g, f, e, d, c, b, a 七段PIO22-PIO16 接 g,f,e,d,c,b,a鍵1鍵2鍵3鍵4鍵5鍵6鍵7鍵8 CLOCK9CLOCK5CLOCK2CLOCK0D16D15D14D13D12D11D9D8PIO47D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41PIO40D1NO.7實驗電路結構圖SPEAKER揚聲器FPGA/CPLD目標芯片12345678PIO0PIO2PIO3PIO4PIO5PIO6PIO7單脈沖單脈沖單脈沖鍵1鍵2鍵3鍵4鍵5鍵6鍵7鍵8PIO47-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器CLOCK9CLOCK5